高速數(shù)字電路信號完整性問題分析與解決方案

董小軍，陳 巖，楊忠孝

（1.電子科技大學(xué)自動化學(xué)院，四川 成都 610054；2.中國電子科技集團第30研究所，四川 成都 610041）

1 引 言

現(xiàn)在的集成電路中開關(guān)切換速度已經(jīng)從幾十赫茲增加到幾百兆赫茲，甚至可以到達幾個吉赫茲，所以，元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號布線以及電路的拓撲結(jié)構(gòu)等因素，都會引起信號完整性的問題，導(dǎo)致系統(tǒng)不穩(wěn)定甚至崩潰。因此，在高速電路設(shè)計中所面臨的信號完整性問題已經(jīng)成為高速電路設(shè)計者必須關(guān)心的問題之一。

2 信號完整性概述

信號完整性（Signal Integrity）是指信號在電路中以正確的時序和電壓做出響應(yīng)的能力。如果電路中信號能夠以正確的時序和電壓電平值做出響應(yīng)，則沒有信號完整性問題，反之，當信號不能正常響應(yīng)時，就出現(xiàn)了信號完整性問題。信號完整性問題主要包括反射、串擾、地彈、振鈴、時延等。

2.1 反射和串擾

反射由阻抗不匹配引起，阻抗不匹配可以由驅(qū)動源、傳輸線和負載的阻抗不同引起，也可以由傳輸線的不連續(xù)引起（如過孔）。反射會引起信號的振鈴現(xiàn)象，如果過沖過大，會造成誤觸發(fā)。傳輸線末端端接阻抗與其特征阻抗不匹配，形成末端反射（負載端反射）。反射信號到達源端，若傳輸線源端阻抗與特征阻抗不匹配，將形成源端反射（第二次反射）?？梢酝ㄟ^阻抗匹配的方式來消除反射的影響。匹配阻抗的端接有多種方式，包括并聯(lián)終端匹配、串聯(lián)終端匹配、戴維南終端匹配等。

串擾是指當信號在傳輸線上傳播時，因電磁耦合對相鄰的傳輸線產(chǎn)生的不期望的影響，在被干擾信號表現(xiàn)為注入了一定的耦合電壓和耦合電流，過大的串擾可能引起電路的誤觸發(fā)，導(dǎo)致系統(tǒng)無法正常工作。PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性以及端接方式對串擾都有一定的影響。不良的拓撲結(jié)構(gòu)設(shè)計也會造成串擾的危害。

在Cadence的信號仿真工具中可以同時對6條耦合信號線進行串擾后仿真，可以設(shè)置的掃描參數(shù)有PCB的介電常數(shù)、介質(zhì)的厚度、沉銅厚度、信號線長度和寬度、信號線的間距。仿真時還必須指定一個受侵害的信號線，也就是考察另外的信號線對本條線路的干擾情況，激勵設(shè)置為常高或是常低，這樣就可以測到其他信號線對本條信號線的感應(yīng)電壓的總和，從而可以得到滿足要求的最小間距和最大并行長度。

2.2 振鈴

振鈴和地彈都屬于信號完整性問題中單信號線的現(xiàn)象，信號的振鈴由傳輸線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產(chǎn)生的，通常發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導(dǎo)致邏輯功能紊亂。振鈴可以通過適當?shù)亩私佑枰詼p小但是不能消除，電路中有大電流涌動時會引起地彈。一般信號完整性問題的解決辦法有終端接地、以交流負載替換直流負載、使用上升時間緩慢的主動驅(qū)動源以及替換或重新布線等。通常在設(shè)計具體高速電路時候就要具體問題具體分析。

2.3 信號延遲

電路中只能按照規(guī)定的時序接收數(shù)據(jù)，過長的信號延遲可能導(dǎo)致時序和功能的混亂，在低速的系統(tǒng)中不會有問題，但是信號邊緣速率加快，時鐘速率提高，信號在器件之間的傳輸時間以及同步時間就會縮短。驅(qū)動過載、走線過長都會引起延時。必須在越來越短的時間預(yù)算中要滿足所有門延時，包括建立時間、保持時間、線延遲和偏斜。由于傳輸線上的等效電容和電感都會對信號的數(shù)字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號不能滿足接收端器件正確接收所需要的時間，從而導(dǎo)致接收錯誤。

3 Cadence工具的理解和使用

Cadence是全球最大的電子設(shè)計技術(shù)、程序方案服務(wù)和設(shè)計服務(wù)供應(yīng)商，其EDA產(chǎn)品涵蓋了電子設(shè)計的整個過程。Cadence SPB15.7是Cadence公司推出的EDA設(shè)計的軟件，其系統(tǒng)互連設(shè)計平臺能夠跨IC、封裝和PCB系統(tǒng)設(shè)計高性能互連，可以更好地幫助我們來解決信號完整性的問題。SpecctraQuest Interconnect Designer是Cadence公司為了滿足高速系統(tǒng)和板級設(shè)計需要而開發(fā)的工程設(shè)計環(huán)境。它將功能設(shè)計和物理實際設(shè)計有機地結(jié)合在一起，設(shè)計工程師能在直觀的環(huán)境中探索并解決與系統(tǒng)功能息息相關(guān)的高速設(shè)計問題。在進行實際的布局和布線之前，SpecctraQuest Interconnect Designer使設(shè)計工程師在時間特性、信號完整性、EMI、散熱及其他相關(guān)問題上作出最優(yōu)化的設(shè)計。這種統(tǒng)一的考慮不僅在單塊板的系統(tǒng)中得到完美體現(xiàn)，更能在多塊板構(gòu)成的系統(tǒng)中，包括ASIC芯片、電路板、連接電纜、插接件等之間的連接進行分析。

在SpecctraQuest的參數(shù)設(shè)置環(huán)境中可以針對不同設(shè)計要求規(guī)定不同的約束條件。這些不同的約束條件可以通過參數(shù)分配表分配給電路板上不同的特定區(qū)域，或者分配給某一個信號組（Group），甚至具體到某一個網(wǎng)絡(luò)。這些約束條件包括了范圍廣泛的物理和電氣性能參數(shù)，如常見的PCB線寬、過孔數(shù)目、阻抗范圍、還有峰值串擾、過沖特性、信號延時、阻抗匹配等。

4 拓撲結(jié)構(gòu)的設(shè)計

在某通信系統(tǒng)項目設(shè)計中，采用了MIPS公司的OCTEON CN31系列CPU串聯(lián)多個DDR內(nèi)存設(shè)計控制電路。從器件供應(yīng)商提供的IBIS模型中提取M.ibs文件，通過Cadence工具轉(zhuǎn)換成M.dml文件，再由Cadence仿真軟件將模型導(dǎo)入到器件中。經(jīng)研究需設(shè)計8層PCB才可以滿足設(shè)計要求，通過國內(nèi)知名PCB廠家提供的印制板材料參數(shù)，調(diào)整PCB的每一層的物理厚度和走線層的線寬，使PCB各層上的走線的特征阻抗符合設(shè)計要求，以確保仿真結(jié)果的精確性。具體操作步驟如下：

（1）調(diào)整介質(zhì)的厚度參數(shù)

（a）在 SPECCTRA Quest中選擇 Setup-＞Crosssection或快捷按鈕。

（b）這時會彈出Layout Cross Section對話框。此對話框中，可以添加或刪除疊層，也可以更改每一層的類型、材料、厚度、電導(dǎo)率、介電常數(shù)、線寬、特征阻抗等參數(shù)。一般而言，PCB疊層的數(shù)量和順序以及每一層的類型、材料、電導(dǎo)率、介電常數(shù)等已經(jīng)確定了，需要按照給定的要求設(shè)置。而為了達到要求的特征阻抗，對于前仿真，一般調(diào)整的是線寬（一定的范圍內(nèi)）和介質(zhì)厚度，對于后仿真，由于走線已經(jīng)結(jié)束，能調(diào)整的主要就是介質(zhì)的厚度。

（2）仿真參數(shù)的確定

在進行仿真前，需要對各種不同的仿真參數(shù)進行設(shè)定，以使仿真結(jié)果能夠更精確地反映設(shè)計者的要求。當然，如果需要的話，仿真分析過程中也可以調(diào)整仿真參數(shù)。具體操作步驟為：

（a）在 SPECCTRAQuest中選擇 Analyze-＞SI/EMI Sim-＞Preferences（或是在Sigxplore中選擇Analyze-＞Preferences）。

（b）這時會彈出Analysis Perferences對話框。這里可以設(shè)置的參數(shù)包括器件模型參數(shù)、互聯(lián)模型參數(shù)、仿真設(shè)置參數(shù)、單位、EMI參數(shù)和電源完整性參數(shù)等。其中常用的大致有仿真的周期數(shù)（Measurement Cycle）、時鐘頻率（Clock Frequency）、占空比（Duty Cycle）、偏移量（Offset）、固定仿真時間（Fixed Duration）、波形取樣時間（Waveform Resolution）、截止頻率（Cutoff Frequency）、仿真模式（FTS Mode）、驅(qū)動激勵（Drive Excitation）、測量模式（Measurement Mode）等。一般可以使用默認值，個人根據(jù)自己的要求進行個別調(diào)整。

得到圖1的參數(shù)，后計算得知差分阻抗100Ω，其單端阻抗50Ω。

圖2 菊花鏈管腳連接拓撲圖

圖3 菊花鏈40MHz時鐘仿真波形

走線的拓撲結(jié)構(gòu)是指走線的布線順序及布線結(jié)構(gòu)，當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲，會造成信號的串擾、反射，對電路產(chǎn)生十分明顯的影響，為了滿足信號完整性的要求，設(shè)計過程要對電路結(jié)構(gòu)進行分析并通過合理的仿真選擇合適的拓撲結(jié)構(gòu)，通常情形下，PCB走線采用兩種基本拓撲結(jié)構(gòu)，即菊花鏈（Daisy Chain）布線和星形（Star）分布。提取傳統(tǒng)的拓撲結(jié)構(gòu)，如圖2所示的菊花鏈，一根走線上串聯(lián)多個專有芯片，對于菊花鏈布線，布線從驅(qū)動端開始，依次到達各接收端。如果使用串聯(lián)電阻來改變信號特性，串聯(lián)電阻的位置應(yīng)該緊靠驅(qū)動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。

圖4 菊花鏈120MHz時鐘下的仿真波形

通過對Allegro PCB SI參數(shù)（如Pulse Stimulus、Simulation Parameters等）設(shè)置后，執(zhí)行反射的仿真，在40MHz下反射仿真波形如圖3，此時信號質(zhì)量良好。

由于此項目設(shè)計中，時鐘至少要120MHz以上，修改激勵參數(shù)設(shè)置提高時鐘頻率至120 MHz，此時通過Cadence得到仿真波形如圖4所示，信號邊沿嚴格不單調(diào)，在實際電路信號采樣中極有可能出現(xiàn)誤采樣，尤其在此高速電路設(shè)計，出現(xiàn)信號誤采樣就會嚴重影響系統(tǒng)正常運行，因此必須進行結(jié)構(gòu)的改進。

對電路結(jié)構(gòu)進行傳統(tǒng)方式改進，如端接、阻抗匹配等，但都無法解決這個問題，仍然會出現(xiàn)圖4中的信號波形，在此提出新的結(jié)構(gòu)改進方式，進行等臂處理，改進拓撲結(jié)構(gòu)。通過調(diào)整Net Scheduling對電路拓撲結(jié)構(gòu)進行修改，使D2和C2到CPU總線的距離相等。改進后的拓撲結(jié)構(gòu)如圖5所示。

對修改后的電路進行反射仿真，得波形如圖6所示?？梢詮膱D中看到的是，經(jīng)過拓撲結(jié)構(gòu)改進后，信號仿真波形明顯好于處理前的信號波形，使信號邊沿嚴格單調(diào)，消除了振蕩等影響，滿足實際電路需求。在設(shè)計完成后需再次對關(guān)鍵信號進行仿真，確保信號質(zhì)量滿足設(shè)計要求。

圖5 調(diào)整后的拓撲結(jié)構(gòu)

圖6 調(diào)整拓撲結(jié)構(gòu)后高速仿真波形

5 結(jié)束語

文中在Cadence下的反射仿真均是在實際的某通信項目中得出的結(jié)果，從結(jié)果對比中可以得知，采取合適的拓撲結(jié)構(gòu)，可以很好地解決信號反射所帶來的問題。但信號完整性問題是非常豐富和復(fù)雜的，必須對其進行全面充分的考慮，具體問題具體分析，綜合各種方式，選取最合適的解決方式，及時盡可能提前地發(fā)現(xiàn)和解決電路板中信號完整性問題，避免重復(fù)制板，從而可以大大縮短設(shè)計周期，節(jié)約設(shè)計成本。

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