DVB-C2中高速并行BCH編碼器的設計與實現(xiàn)

鄭星宇

（珠海廣播電視網(wǎng)絡傳輸有限公司，廣東 珠海 519002）

1 引言

DVB-C2是第二代DVB有線電視傳輸系統(tǒng)，采用最新的調(diào)制和編碼技術，其性能非常接近理論的香農(nóng)（Shannon）極限。在相同條件下DVB-C2比DVB-C提高了30%的頻譜效率。關閉模擬電視后，對于優(yōu)化的光纖同軸電纜混合網(wǎng)（HFC），其下行容量可增加60%以上，能為高清電視、交互電視及其他新的廣播電視業(yè)務應用提供更大的信道容量。

DVB-C2與DVB-C的一個主要差別在于：DVB-C采用里德所羅門（RS）信道編碼技術，而DVB-C2采用低密度奇偶校驗碼 （LDPC）+BCH碼的前向糾錯信道編碼技術。BCH碼[1]是循環(huán)碼的子類，在短、中碼長情況下的性能接近理論最佳值。BCH編譯碼電路比較簡單，易于工程實現(xiàn)，在實際中應用廣泛。DVB-C2標準[2]就采用了BCH外碼和LDPC內(nèi)碼相結合的前向糾錯技術，以提高傳輸?shù)目煽啃浴?/p>

并行方式能極大提高編碼速度，在同等數(shù)據(jù)吞吐量的條件下能有效降低對系統(tǒng)工作頻率的要求。并行編碼一直是信道差錯控制領域的研究熱點。借鑒循環(huán)冗余校驗（CRC）的并行算法[3]，可以實現(xiàn)BCH并行編碼，以便優(yōu)化DVB-C2調(diào)制器的基帶處理。

2 串行編碼算法

對于q進制BCH系統(tǒng)碼，假設其碼字、信息、校驗向量分別是 c，m 和 d，它們的長度分別是 n，k 和 r（r=n-k）。信息向量m=[mk-1mk-2… m0]可視為k-1階多項式m（x）的系數(shù)

BCH編碼的一般過程如下：1）信息多項式m（x）乘以 xr得到 xrm（x）；2）用 xrm（x）除以生成多項式 g（x），余式即為校驗多項式d（x）；3）拼接多項式即可得到碼字多項式 c（x）=xrm（x）+d（x）。

BCH串行編碼器可采用線性反饋移位寄存器（LFSR）實現(xiàn)，如圖1所示。LFSR初始化為0，起初兩個開關都打向下方。每個時鐘節(jié)拍輸入1個信息碼元，LFSR循環(huán)移位1次，輸出的是信息碼元。當信息碼元輸入完畢后，寄存器存儲的就是校驗向量，兩個開關都打向上方。此后，每個時鐘節(jié)拍輸出1個校驗碼元。

3 并行編碼算法

既然CRC和BCH碼同為循環(huán)碼的子類，那么完全可以采用并行CRC的原理[4]進行BCH并行編碼。

對于圖1所示結構，在編碼過程中，每隔1個時鐘節(jié)拍，移位寄存器存儲的校驗向量變化一次。令t時刻的校驗向量為 d（t）=[dr-1dr-2… d0]，下一時刻校驗向量變?yōu)?/p>

在式（2）中，Ir-1是r-1階單位矩陣，g是生成向量，g=[g0g1… gr-1]。

可以證明，t+s（s≤r）時刻的校驗向量變?yōu)?/p>

式中，Ei是如下矩陣E的i次冪

4 并行編碼器的設計

DVB-C2標準的FEC技術采用了多級BCH外碼，最多12級，每級均糾錯1 bit。標準給出了12級BCH碼的生成多項式，它們的階次相同，但系數(shù)互不相同。BCH碼的級數(shù)取決于LDPC內(nèi)碼的速率。以正常的FEC幀（幀長64800 bit）為例，不同碼率的LDPC碼要求BCH碼具有不同的糾錯能力v，v=8 bit，10 bit或12 bit，它們使用12級BCH編碼的前v級。

對于正常FEC幀的第1級BCH碼，它的生成多項式是 g1（x）=1+x2+x3+x5+x16，r=16。 假設每次編碼 8 bit，即s=8，s

同理，能夠得到第2～12級BCH編碼器的現(xiàn)態(tài)與次態(tài)的轉移公式。

5 硬件實現(xiàn)

根據(jù)碼率不同，BCH編碼器級聯(lián)數(shù)量不同，具體對應關系如表1所示。

得到各級BCH編碼器的現(xiàn)態(tài)與次態(tài)的轉移公式后，就可以用硬件實現(xiàn)BCH編碼器。根據(jù)表1，設計電路結構如圖2所示。

表1 BCH編碼器級聯(lián)數(shù)與碼率對應關系表

選擇器根據(jù)后級LDPC編碼效率對輸出進行選通，完成BCH編碼后，數(shù)據(jù)送后續(xù)LDPC編碼模塊完成內(nèi)碼編碼。

在設計中，采用Altera公司Cyclone III系列EP3C55型號的現(xiàn)場可編程門陣列（FPGA）作為實現(xiàn)BCH編碼器的硬件平臺，硬件描述語言采用Verilog，在Quartus 9.0軟件環(huán)境下編譯并進行數(shù)據(jù)仿真。數(shù)據(jù)仿真結果與理論計算結果一致，表明設計正確無誤。

EP3C55 FPGA共有55856個邏輯單元，實驗設計的8位12級并行BCH編碼器使用了419個邏輯單元，未用到存儲器，整體資源消耗<1%。

設計的8位并行BCH編碼器的最高工作頻率可達250 MHz，當工作頻率是96 MHz時，數(shù)據(jù)吞吐率為768 Mbit/s，能夠滿足DVB-C2標準的指標要求。

[1]王新梅，肖國鎮(zhèn).糾錯碼——原理與方法[M].修訂版.西安：西安電子科技大學出版社，2001.

[2]ETSI ES 201980 V2.3.1，Digital video broadcasting （DVB）； frame structure channel coding and modulation for a second generation digital transmission system for cable systems （DVB-C2）[S].2009.

[3]黃維超，劉橋，黃初華.基于Verilog的CRC并行實現(xiàn)[J].微計算機信息，2009，25（30）：112-113.

[4]GIUSEPPE C，GIUSEPPE P，MARCO R.Parallel CRC realization[J].IEEE Trans.Computers，2003，52（10）：1312-1319.