基于Verilog HDL的新型DDS的結(jié)構(gòu)設(shè)計(jì)

苑文舉， 陳曉霞， 蔡 翔

（長(zhǎng)春工業(yè)大學(xué)計(jì)算機(jī)科學(xué)與工程學(xué)院，吉林長(zhǎng)春 130012）

0 引 言

直接數(shù)字頻率合成（Direct Digital Synthesizer，DDS）技術(shù)是一種新的全數(shù)字的頻率合成原理，它從相位的角度出發(fā)直接合成所需波形。這種技術(shù)由美國(guó)學(xué)者J.Tiercy，M.Rader和B.Gold于1971年首次提出。隨著現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array，F(xiàn)PGA）、復(fù)雜可編程器件（Complex Programmable Logic Device，CPLD）等技術(shù)的出現(xiàn)以及對(duì)DDS理論上的進(jìn)一步探討，使得DDS技術(shù)得到了飛速的發(fā)展。DDS技術(shù)是第三代頻率合成技術(shù)，與傳統(tǒng)的頻率合成技術(shù)相比，具有分辨率高、變頻速度快、相位變化連續(xù)等特點(diǎn)，易于擴(kuò)展和數(shù)字化集成，容易實(shí)現(xiàn)對(duì)輸出信號(hào)的多種調(diào)制，廣泛應(yīng)用于通訊、雷達(dá)、遙控測(cè)試、電子對(duì)抗以及現(xiàn)代化的儀器儀表等許多領(lǐng)域。

文中討論了用FPGA（EP3C25Q240C8）實(shí)現(xiàn)DDS，結(jié)合硬件描述語(yǔ)言Verilog HDL在Modelsim 6.2b中來(lái)完成，用ARM（S3C2440）來(lái)實(shí)現(xiàn)數(shù)字移相的波形發(fā)生器的設(shè)計(jì)方法。

1 DDS的結(jié)構(gòu)設(shè)計(jì)[1-3]

1.1 典型DDS的信號(hào)源結(jié)構(gòu)及工作原理

該移相信號(hào)發(fā)生器是基于DDS技術(shù)而實(shí)現(xiàn)的，其原理框圖如圖1所示。

圖1 典型DDS的結(jié)構(gòu)框圖

該方案的設(shè)計(jì)主要是將數(shù)據(jù)地址的偏移量映射為信號(hào)間的相位值[4]。它是由ARM系統(tǒng)、鎖相環(huán)、相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器以及低通濾波器組成。其工作原理是:由鍵盤(pán)輸入頻率和相位控制字，在時(shí)鐘脈沖的作用下，累加器將頻率控制字與累加相位數(shù)據(jù)相加，累加的結(jié)果存入相位寄存器中。相位寄存器一方面將加法器在上一次累加產(chǎn)生的結(jié)果反饋到累加器的輸入端與頻率控制字繼續(xù)累加，另一方面其輸出的地址分成兩路:一路直接從波形存儲(chǔ)器中取出波形幅度的數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成參考信號(hào)，另一路則通過(guò)相位加法器與相位控制字相加，形成移相信號(hào)的地址碼，從波形存儲(chǔ)器中取出波形幅度數(shù)據(jù)，經(jīng)過(guò)D/A轉(zhuǎn)換和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的移相信號(hào)。當(dāng)相位累加器累積滿量程時(shí)就會(huì)產(chǎn)生一次溢出，這樣就完成了一個(gè)周期性的動(dòng)作。

1.2 新型DDS的結(jié)構(gòu)設(shè)計(jì)及工作原理

為了實(shí)現(xiàn)提高整個(gè)系統(tǒng)的工作頻率[5]，就需要提高數(shù)字電路的工作頻率。而對(duì)于大多數(shù)利用FPGA來(lái)實(shí)現(xiàn)數(shù)字電路的DDS系統(tǒng)來(lái)說(shuō)，F(xiàn)PGA的工作頻率最多也只能達(dá)到幾百兆赫茲，這樣就遠(yuǎn)遠(yuǎn)低于DAC的工作頻率，不能滿足要求。

并行數(shù)據(jù)相位生成電路及相應(yīng)的波形存儲(chǔ)器結(jié)構(gòu)如圖2所示。

圖2 并行數(shù)據(jù)相位生成電路及相應(yīng)的波形存儲(chǔ)器結(jié)構(gòu)示意圖

這里的新型DDS的結(jié)構(gòu)主要是并行相位生成電路，它可以在一個(gè)時(shí)鐘周期內(nèi)同時(shí)生成多個(gè)數(shù)據(jù)的相位，然后進(jìn)行多個(gè)波形存儲(chǔ)器同時(shí)查表來(lái)獲得多個(gè)數(shù)據(jù)。

在用FPGA設(shè)計(jì)DDS電路時(shí)，累加器是決定DDS性能的一個(gè)關(guān)鍵部分。這里采用并行的數(shù)據(jù)相位生成電路:它包含有多路的相位生成電路，每路的相位生成電路包括一個(gè)加法器和一個(gè)頻率字寄存器。第1路的頻率字設(shè)為S，第2路頻率字寄存器的值就為2S，第3路頻率字寄存器的值為3S，依次類(lèi)推，第n路頻率字寄存器的值即為nS。且第1路相位生成電路的輸出為最后1路的相位和第1路頻率字寄存器S的相加值，第2路的輸出為最后1路相位和第2路頻率字寄存器2S的相加值，依此類(lèi)推，最后1路的輸出即為本路頻率字寄存器的累加值。且每一路的相位生成電路的輸出都各自經(jīng)過(guò)一個(gè)波形數(shù)據(jù)存儲(chǔ)器作為查找表，然后通過(guò)查表將數(shù)據(jù)讀出。查表后讀出的數(shù)據(jù)再經(jīng)過(guò)一個(gè)并串轉(zhuǎn)換器將n路并行數(shù)據(jù)轉(zhuǎn)換成一通道的數(shù)據(jù)輸出，最后經(jīng)過(guò)D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量，把存入的波形重新合成出來(lái)。

并行相位生成電路產(chǎn)生的數(shù)據(jù)相位個(gè)數(shù)M與FPGA的工作頻率、DAC的工作頻率有關(guān):

由于本設(shè)計(jì)中采用AD9779A，F(xiàn)PGA為EP3C25Q240C8，所以，這里的數(shù)據(jù)相位個(gè)數(shù)M為5，相位累加器的位數(shù)為48位，波形存儲(chǔ)器的尋址地址為12位。

1.3 并-串轉(zhuǎn)換模塊[6-7]

16通道的5位并行數(shù)據(jù)轉(zhuǎn)換成1位的串行數(shù)據(jù)，關(guān)鍵在于多通道信號(hào)的同步控制，并行數(shù)據(jù)送出時(shí)鐘和并串轉(zhuǎn)換時(shí)鐘是5分頻的關(guān)系。即并串轉(zhuǎn)換模塊的輸入時(shí)鐘是系統(tǒng)時(shí)鐘的5倍。并串轉(zhuǎn)換模塊的原理如圖3所示。

圖3 并串轉(zhuǎn)換模塊的原理圖

2 系統(tǒng)的調(diào)試與輸出

所設(shè)計(jì)的新型DDS結(jié)構(gòu)在Modelsim6.2b中輸出正弦波的功能仿真如圖4所示。

圖4 新型DDS輸出正弦波數(shù)字仿真圖

由圖中可以看出，當(dāng)系統(tǒng)時(shí)鐘輸入為100 MHz時(shí)，頻率控制字為0x4FF0000000，正弦波輸出頻率為122.5 kHz，且改變頻率控制字就可以改變波形的輸出頻率[8]。在仿真正確后，將工程編譯生成的.sof文件下載到Altera公司的EP3C25Q240C8中做驗(yàn)證。經(jīng)過(guò)測(cè)試表明，電路的實(shí)際結(jié)果與仿真結(jié)果完全一致，符合設(shè)計(jì)的要求。

3 結(jié) 語(yǔ)

系統(tǒng)采用一種并行的數(shù)據(jù)相位生成電路的方法來(lái)設(shè)計(jì)一種新型的DDS結(jié)構(gòu)，在一個(gè)時(shí)鐘內(nèi)能同時(shí)生成多個(gè)數(shù)據(jù)，從而突破了FPGA工作頻率的限制，可以向D/A提供超過(guò)1 GHz以上的數(shù)據(jù)采樣率。系統(tǒng)操作方便且運(yùn)行穩(wěn)定。

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