基于Simplorer的鎖相環(huán)電路建模與仿真分析

吳長坤,廖紅華

(1.湖北民族學(xué)院 附屬醫(yī)院， 湖北 恩施 445000;2.湖北民族學(xué)院 信息工程學(xué)院， 湖北 恩施 445000)

鎖相環(huán)(Phase-Locked Loop，簡稱PLL)電路是一種相位負(fù)反饋電路，其作用在于能使電路的時鐘與外部時鐘相位同步.PLL具有鎖定時無剩余頻差、良好的窄帶載波跟蹤性能、良好的寬帶調(diào)制跟蹤性能、門限性能好等優(yōu)點[1～6].廣泛地應(yīng)用于頻率合成與頻率轉(zhuǎn)移、自動頻率調(diào)諧跟蹤、模擬和數(shù)字信號的相干解調(diào)，AM波的同步檢波、數(shù)字通信中的位同步提取、鎖相測速與測距、微波鎖相頻率源以及微波鎖相功率放大等領(lǐng)域.文中通過對鎖相環(huán)路進(jìn)行數(shù)學(xué)分析，建立鎖相環(huán)數(shù)學(xué)模型，采用VHDL-AMS進(jìn)行行為級建模，在SImplorer7.0環(huán)境下架構(gòu)鎖相環(huán)模型，并進(jìn)行仿真分析.

圖1 鎖相環(huán)的基本構(gòu)成

1 鎖相環(huán)的數(shù)學(xué)分析

鎖相環(huán)主要包含鑒相器、環(huán)路濾波器以及壓控振蕩器等部分[7].其基本構(gòu)成框圖如圖1所示.其中，壓控振蕩器輸出信號uo(t)的相位與參考信號ur(t)的相位進(jìn)行比較，產(chǎn)生相位誤差電壓ue(t)來調(diào)整壓控振蕩器輸出信號的相位，達(dá)到輸出信號與參考信號同頻的目的.其中鑒相器(PD)為相位比較裝置，實現(xiàn)壓控振蕩器輸出信號uo(t)的相位與參考信號ur(t)的相位比較，產(chǎn)生兩個信號相位差φe(t)的誤差電壓ue(t).

圖2 無源比例積分濾波器示意圖

設(shè)參考信號ur(t)為：

ur(t)=urmsin[ωrt+φr(t)]

(1)

壓控振蕩器輸出信號uo(t)為：

uo(t)=uomcos[ωot+φo(t)]

(2)

其中φr(t)是以ωrt為參考相位的瞬時相位，φo(t)是以ωot為參考相位的瞬時相位.一般情況，ωo不一定等于ωr，為便于比較兩者間的相位差.若以輸出信號的ωot為參考相位，則ur(t)的瞬時相位可表示為：

ωrt+φr(t)=ωot+[ωr-ωo]t+φr(t)=ωot+φ1(t)

(3)

其中：

φ1(t)=[ωr-ωo]t+φr(t)=Δωot+φr(t)

(4)

式中Δωo=ωr-ωo為固有頻率差，即參考信號角頻率與壓控振蕩器振蕩信號頻率之差.

令φ2(t)=φo(t)，則式(1)和(2)可重寫為：

(5)

將式(5)中uo(t)與ur(t)作為乘法器的兩個輸入，且設(shè)乘法器的相乘系數(shù)為km，則其輸出為：

(6)

式(6)中第一項為高頻分量，通過環(huán)路濾波器(LPF)即可濾除.濾除高頻分量后，則有誤差電壓ue(t)表示為：

(7)

環(huán)路濾波器(LPF)實現(xiàn)誤差電壓ue(t)中高頻分量及噪聲的濾除，改善PLL系統(tǒng)的穩(wěn)定性，該部分參數(shù)的選擇對于環(huán)路帶寬、穩(wěn)定性起決定性作用.常用的環(huán)路濾波器(LPF)有RC積分濾波器、無源比例積分濾波器、有源比例積分濾波器和有源RC積分濾波器等.下面以無源比例積分濾波器建立環(huán)路濾波器模型為例進(jìn)行分析，其示意圖如圖2所示.

由圖2有，環(huán)路濾波器傳遞函數(shù)能表示為：

(8)

若系統(tǒng)的單位沖激響應(yīng)為h(t)，則環(huán)路濾波器的輸出、輸入關(guān)系的表達(dá)式又可寫成 ：

(9)

壓控振蕩器(VCO)為電壓/頻率變換器，壓控振蕩器(VCO)在環(huán)路濾波器輸出電壓uc(t)的控制下，使壓控振蕩器的振蕩頻率向參考頻率靠近，直至兩者的頻率相同、保持一個較小的剩余相差為止，所以鎖相環(huán)實質(zhì)就是壓控振蕩器受外部參考信號控制，使得壓控振蕩器的輸出信號的相位和外部參考信號的相位保持某種特定的關(guān)系，從而達(dá)到相位鎖定.

壓控振蕩器的振蕩頻率ω0(t)受控制電壓uc(t)的控制.不管壓控振蕩器的形式如何，其特性總可以用瞬時角頻率ω0與控制電壓之間的關(guān)系曲線表示.當(dāng)uc=0，僅有固有偏置時的振蕩角頻率然ωc0稱為固有角頻率.必ω0以ωc0為中心而變化.在一定的范圍內(nèi)，ω0與uc呈線性關(guān)系.在線性范圍內(nèi)，其控制特性可表示為：

ω0(t)=ωc0(t)+Kvuc(t)

(10)

式(10)中，Kv為特性斜率，表示單位控制電壓可使VCO角頻率變化的數(shù)值，又稱為VCO的壓控靈敏度.因壓控振蕩器的輸出對鑒相器起作用的不是瞬時頻率，而是它的瞬時相位.該瞬時相位可對式(10)積分求得：

(11)

故：

(12)

由此可見，壓控振蕩器在環(huán)路中起了一次理想積分的作用.因此壓振蕩器是一個固有積分環(huán)節(jié).若用微分子p表示，則上式可表示為:

(13)

由此可得壓控振蕩器的數(shù)學(xué)模型.

2 鎖相環(huán)的VHDL-AMS建模

利用VHDL-AMS對PLL各模塊建模，鑒相器(PD)、環(huán)路濾波器(LPF)以及壓控振蕩器(VCO)的VHDL-AMS模型分別如圖3(a)、(b)、以及(c)所示.

圖3(a) 鑒相器(PD)的VHDL-AMS模型 圖3(b) 環(huán)路濾波器(LPF)的vhdl-ams模型 圖3(c) 壓控振蕩器(VCO)的VHDL-AMS模型

圖3(a)中，k為乘法器增益系數(shù)；圖3(b)中，k為LPF增益系數(shù)，fp為極點頻率，fz為零點頻率，圖3(c)中，kv為壓控靈敏度，fco為VCO固有頻率.

3 仿真結(jié)果與分析

3.1 壓控振蕩器(VCO)仿真與分析

1)壓控振蕩器輸入信號對輸出信號的影響 仿真分析時，設(shè)輸入信號的頻率為20 kHz時，壓控振蕩器的壓控靈敏度kv為20，固有頻率為10 Hz時，僅改變輸入信號的幅值，輸入電壓幅值分別為1、2、4 V可得到如圖4所示的VCO輸出波形.

從圖4易知，當(dāng)輸入信號的幅值分別為1、2、4 V時，輸出信號頻率呈線性遞增，由此可知：隨著輸入信號幅值增大時，輸出信號頻率隨之增大，且輸出的峰峰值不變化.

在此基礎(chǔ)上，僅改變輸入信號的頻率，即輸入信號頻率分別設(shè)為1、10、20 kHz，仿真結(jié)果表明：無論輸入信號的頻率怎么改變，VCO輸出信號不變.

2)壓控靈敏度對輸出信號的影響 設(shè)輸入信號的幅值為2 V，頻率為20 kHz時，壓控振蕩器的固有頻率為10 Hz時，僅改變壓控振蕩器的壓控靈敏度，壓控靈敏度分別為30、20、10可得到如圖5所示的VCO輸出波形.

圖4 壓控振蕩器輸入電壓對輸出信號的影響

圖5 壓控靈敏度對輸出信號的影響

由圖5易知，改變壓控振蕩器壓控靈敏度，壓控振蕩器輸出信號的頻率將隨之變化，且隨著壓控靈敏度的降低，壓控振蕩器壓輸出信號頻率隨著增加.

3.2 鎖相環(huán)(PLL)的仿真與分析

仿真分析時，設(shè)輸入信號的頻率為100 Hz；鑒相器的增益系數(shù)為1；環(huán)路濾波器的增益為1，極點頻率為200，零點頻率為10 000 Hz；壓控振蕩器的壓控靈敏度為10，固有頻率為100 Hz時.僅改變輸入信號幅值，且輸入信號的幅值是分別為1、2、4 V時，PD、LPF以及VCO模塊的輸出波形如圖6所示.

圖6 輸入電壓改變對PLL輸出波形影響，其中圖(a)為輸入信號波形，圖(b)為PD輸出波形，圖(c)為LPF輸出波形，圖(d)為VCO輸出波形

從圖6易知，隨著輸入信號的幅度增大時，鑒相器、環(huán)路濾波器輸出幅度均隨之增加，而VCO的輸出幅度、頻率基本不變，說明了PLL具有很強(qiáng)的鎖相能力，且在當(dāng)前條件下，PLL在450～500 Hz的頻率范圍內(nèi)具有良好的跟蹤能力.

4 結(jié)束語

通過對鎖相環(huán)電路的數(shù)學(xué)分析，利用VHDL-AMS語言對鑒相器、環(huán)路濾波器以及壓控振蕩器進(jìn)行行為級建模，并在Simplorer 7.0環(huán)境下仿真.仿真結(jié)果表明，采用VHDL-AMS語言對模型的行為級建模，具有概念清晰、仿真簡捷、高效，僅通過調(diào)整模型參數(shù)即可對系統(tǒng)性能進(jìn)行全面分析.

[1]Young I A,Jeffrey K G,Wong K L,et al.A PLL clock generator with 5 to 110 MHz of lock range for microprocessors[J].IEEE Journal of Solid-State Circuits,1992,27:1 599-1 607.

[2]Mirabbasi S, Martin K.Design of loop filter in phase-locked loops[J]. Electronics Letters,1999,35:1 801-1 802.

[3]Park C H, Kim O, Kim B.A 1.8-GHz self-calibrated phase locked loop with precise I/Q matching[J]. IEEE Journal of Solid-State Circuits,2001,36:777-783.

[4]Kyoohyun L,Park C H,Kim D S,et al.A low-noise phase-lock loop design by loop bandwidth optimization[J]. IEEE Journal of Solid-State Circuits,2000,35:807-815.

[5]仇善忠,張冠百.鎖相與頻率合成技術(shù)[M].北京:電子工業(yè)出版社,1986:7-14.

[6]李文英,蔣敦斌.鎖相環(huán)中鑒相器特點及其與壓控振蕩器的關(guān)鍵使用技術(shù)[J].測控技術(shù),2008,27(3):142-208.

[7]鄭繼禹,萬心平,張厥盛.鎖相環(huán)路原理與應(yīng)用(第2版)[M].北京: 人民郵電出版社,1984:30-36.

[8]楊慶.基于VHDL與CPLD器件的FIR數(shù)字濾波器的設(shè)計[J].湖北民族學(xué)院學(xué)報:自然科學(xué)版,2005,23(1):66-68.