多值低功耗雙邊沿觸發(fā)器的簡化設計

郎燕峰

(浙江工商大學信息與電子工程學院,浙江杭州310018)

多值低功耗雙邊沿觸發(fā)器的簡化設計

郎燕峰

(浙江工商大學信息與電子工程學院,浙江杭州310018)

該文介紹了數字電路中冗余模塊的概念及去除冗余模塊對低功耗設計的意義,并進一步將這一低功耗設計思想應用于基于三值時鐘的三值雙邊沿觸發(fā)器的設計中,對其進行了簡化設計和模擬,指出簡化設計后的觸發(fā)器比原觸發(fā)器結構簡單,且模擬結果表明其邏輯功能正確且能有效地降低功耗。

冗余模塊;低功耗;多值邏輯;雙邊沿觸發(fā)器

0 引 言

隨著集成電路集成度的不斷提高,功耗問題已經成為超大規(guī)模集成電路的主要設計指標,而且人們對移動電子設備性能的高期望更是加速了人們對集成電路功耗問題的關注。現在,低功耗系統(tǒng)設計已經成為繼速度與面積之后的集成電路的設計約束之一。在目前廣泛使用的CMOS數字電路中,其功耗分動態(tài)功耗和靜態(tài)功耗[1],動態(tài)功耗由信號切換引起,它由信號非理想跳變時PMOS管和NMOS管同時導通而產生的短路功耗,和信號跳變時對負載電容充放電而產生的開關功耗組成,靜態(tài)功耗由MOS管的漏電流產生。其中,動態(tài)功耗是主要的[2]。降低CMOS數字電路的動態(tài)功耗可從降低時鐘頻率,降低電源電壓,減小信號的負載電容和降低信號開關活動性等方面入手。在CMOS電路中,可能會存在電路結構和輸入信號都相同的若干個電路模塊,所有的這些模塊的輸出信號必然都相同,因此只需其中一個模塊就可以提供電路所需要的信號,這樣,除其中一個外其余的模塊可稱為冗余模塊。有的冗余模塊是為了系統(tǒng)的可靠性而保留的,有的則是完全可以省略的。消除電路中不必要的冗余模塊是降低系統(tǒng)功耗簡單易行的有效途徑。這樣不僅減小了系統(tǒng)功耗,而且由于少用了MOS管,電路面積也將得到優(yōu)化。觸發(fā)器是數字電路里的關鍵部件,其性能往往直接決定著整個數字系統(tǒng)的性能。因此對觸發(fā)器進行優(yōu)化,消除其中不必要的冗余模塊將可以顯著地降低系統(tǒng)的功耗和提高其性能。本文將對文獻3中提出來的基于三值時鐘的三值雙邊沿觸發(fā)器進行優(yōu)化設計,消除其中的冗余模塊,達到降低系統(tǒng)功耗的目的,同時使電路更加簡單。

1 多值低功耗雙邊沿觸發(fā)器及其簡化設計

已有多篇文獻對多值觸發(fā)器的設計進行過研究和論述[4,5]。綜合這些文獻的研究可以發(fā)現,從二值觸發(fā)器的設計與研究中吸取啟發(fā)似已成為大部分多值觸發(fā)器的研究方法,所設計的各種多值觸發(fā)器具有以下3個特點[4,5]：⑴在邏輯結構上,多值觸發(fā)器通常是二值觸發(fā)器結構的推廣;⑵在邏輯功能上,多值觸發(fā)器與二值觸發(fā)器具有對應的次態(tài)與相互轉換關系;⑶在工作模式上,多值觸發(fā)器與二值觸發(fā)器都是由二值時鐘來控制狀態(tài)轉移的。

二值雙邊沿觸發(fā)器從消除二值時鐘的冗余跳變出發(fā),以節(jié)省與此對應的能量浪費。從而使得觸發(fā)器在保持電路原有的數據處理頻率的前提下降低了一半的時鐘頻率,電路的功耗也隨之下降。將這一設計思想應用于多值觸發(fā)器,就構成了常規(guī)的基于二值時鐘的多值雙邊沿觸發(fā)器。

鎖存器是觸發(fā)器的基本單元。由于基于二值時鐘的鎖存器狀態(tài)方程與二選一數據選擇器(MUX)的邏輯方程結構相似,所以將數據選擇器的輸出反饋至其不同的輸入端即可方便得到不同電平有效的鎖存器。同理,基于三值時鐘的鎖存器也可采用三選一數據選擇器方便實現。三選一數據選擇器的CMOS電路和符號[3,5]分別如圖1(a)和1(b)所示,其選擇信號S為一個三值信號,電路中D0、D1和D2輸入端分別與符號中標號為0、1和2的輸入端相對應,分別表示當三值選擇信號S為0、1和2時對應的數據選通端,Y為數據選擇器的輸出端。

鎖存器的工作狀態(tài)有二：輸入狀態(tài)和存儲狀態(tài),其工作狀態(tài)受時鐘的控制。當鎖存器被時鐘控制為處于輸入狀態(tài)時,輸入信號能影響輸出值,這樣鎖存器的狀態(tài)可能會多次翻轉。為實現觸發(fā)器的一次操作型的要求,可采用兩個鎖存器前后串聯的主從結構來解決多次翻轉問題。這種主從結構的觸發(fā)器就是傳統(tǒng)的主從觸發(fā)器。文獻3根據主從觸發(fā)器的設計思想和多值時鐘攜帶信息量大的優(yōu)點,提出了基于三值時鐘的三值雙邊沿觸發(fā)器,其邏輯結構如圖1(c)所示。從圖1(c)中可以看出此觸發(fā)器由一個主MUX和一個從MUX組成,由于兩個MUX的輸出反饋回其輸入端,所以主MUX和從MUX分別構成了主鎖存器和從鎖存器。主從鎖存器前后串聯構成了基于三值時鐘的三值雙邊沿觸發(fā)器。該觸發(fā)器有著與基于二值時鐘的雙邊沿觸發(fā)器[6]完全一樣的正確邏輯功能,但由于它只有一個主鎖存器,而基于二值時鐘的雙邊沿觸發(fā)器卻有兩個主鎖存器,因此跟常規(guī)的雙邊沿觸發(fā)器相比,它有結構簡單,功耗低等優(yōu)點[3]。

對圖1(a)所示的三選一數據選擇器和圖1(c)所示的基于三值時鐘的三值雙邊沿觸發(fā)器進行分析后,發(fā)現基于三值時鐘的三值雙邊沿觸發(fā)器中存在著不必要的冗余模塊。在圖1(a)所示的CMOS電路中,左側有4個MOS管,其中上面兩個MOS管組成三值邏輯中閾值為0.5的反相器,下面兩個組成閾值為1.5的反相器。這兩個反相器的功能是完成對選擇信號的檢測工作,而成為數據選擇器中選擇信號的檢測電路。由圖1(c)可知,兩個MUX中的檢測電路的輸入信號為同一個時鐘信號CLK,這樣檢測電路的輸出信號自然也相同,所以兩個MUX只需一套選擇信號的檢測電路即可,其輸出信號可以供兩個數據選擇器同時使用,只不過輸出信號驅動的MOS管由原來的2個增加到4個,而兩個反相器的驅動能力完全能承受得起這種負載的增加,而無需增加其尺寸以增加其驅動能力。因此其中一個MUX的檢測電路成了不必要的冗余模塊。如果保留主MUX中的檢測電路,那么從MUX中左側四個MOS管便為不必要的冗余模塊。為了降低功耗,提高觸發(fā)器的性能,勢必要除去不必要的冗余模塊,從而通過減小信號的負載電容和電源負荷的方式來降低系統(tǒng)的功耗。

本文保留主MUX中的檢測電路,而去掉從MUX中的選擇信號的檢測電路。由于圖1(a)所示的三選一數據選擇器沒有整形功能,在用于構成鎖存器時需要在MUX的輸出端接一個三值整形器[5]。去除掉冗余模塊后而得到簡化設計的基于三值時鐘的三值雙邊沿觸發(fā)器CMOS電路如圖2所示。該簡化設計的三值雙邊沿觸發(fā)器的工作原理與原觸發(fā)器的工作原理[3]相同。

2 簡化設計的多值雙邊沿觸發(fā)器模擬

為驗證該觸發(fā)器簡化設計后的正確性和其在能耗方面的效果,本文對原觸發(fā)器和簡化的觸發(fā)器進行了HSPICE模擬并做了對比,模擬時采用180nm工藝參數,輸出負載電容為30fF。如圖3(a)所示為模擬所得的瞬態(tài)波形,圖3(a)中D信號為兩個觸發(fā)器的激勵信號,CLK1和Q1為原觸發(fā)器的時鐘信號和輸出信號,CLK2和Q2為簡化設計的觸發(fā)器的時鐘信號和輸出信號。由圖3(a)中的波形可知,兩種觸發(fā)器在相同的輸入信號作用下,輸出的波形完全相同。模擬結果表明,消除了冗余模塊的觸發(fā)器跟原觸發(fā)器一樣,具有正確邏輯功能。由于簡化設計的觸發(fā)器比原觸發(fā)器少用了四個MOS管,其功耗也將隨之下降。圖3(b)為兩種觸發(fā)器在圖3(a)所示的輸入信號作用下的能耗曲線。由圖3(b)中的曲線測量得到,簡化設計的觸發(fā)器比原觸發(fā)器降低了29.3%的能耗。

圖1 數據選擇器與基于三值時鐘的三值雙邊沿觸發(fā)器

圖2 簡化設計的三值雙邊沿觸發(fā)器CMOS電路

三值整形器使用了8個MOS管,三選一數據選擇器使用了12個MOS管,其中選擇信號的檢測電路模塊占用4個,因此簡化設計后的基于三值時鐘的三值雙邊沿觸發(fā)器共用了36個MOS管,而原觸發(fā)器有40個MOS管,因此簡化后的觸發(fā)器在MOS管使用方面降低了10%的使用量,但功耗降低了近30%。原因是,數據選擇器中選擇信號的檢測電路的輸入信號是時鐘,所以它的開關活動性是最高的,它作為冗余模塊去掉后,不僅減少了時鐘信號的負載電容而降低了功耗,而且也降低了該檢測電路中的短路功耗和靜態(tài)功耗。這兩項功耗對其他MOS管是不存在的,其他MOS管只對動態(tài)功耗有貢獻,可見選擇信號的檢測電路存在著開關功耗,短路功耗和靜態(tài)功耗等多重功耗,是三選一數據選擇器的能耗重心。它的去除,對觸發(fā)器能耗的下降顯然是顯著的。

3 結束語

觸發(fā)器作為時序電路中最常用和最重要的器件,其性能和功耗決定著整個系統(tǒng)的性能和功耗。因此,要盡量降低其功耗和提高其性能。本文通過去除冗余模塊來降低功耗的方式應用于基于三值時鐘的三值雙邊沿觸發(fā)器的簡化設計上。簡化設計后的觸發(fā)器比原觸發(fā)器結構簡單,而且經HSPICE模擬,模擬結果表明其具有正確的邏輯功能,而且比原觸發(fā)器降低了近30%的能耗。達到了低功耗設計的目的。通過去除冗余模塊可降低系統(tǒng)功耗的思想同樣可應用于其他數字電路上。

圖3 三值雙邊沿觸發(fā)器及其簡化設計的模擬結果

[1]Weste N,Harris D.CMOSVLSIDesign：A Circuits and Systems Perspective[M].Boston：AddisonWesley/Pearson Education,2005：11-75.

[2]Pedram M.Powerminim ization in ICDesign：Principles and applications[J].ACM Transactions on Design Automaton,1996,1(1)：3-56.

[3]胡俊鋒,沈繼忠,姚茂群,等.多值低功耗雙邊沿觸發(fā)器設計[J].浙江大學學報(工學版),2005,39(11)：1 699-1 702.

[4]Xia Yin-shui,Wang Lun-yao,AlmainiA EA.A NovelMultiple-Valued CMOS Flip-Flop EmployingMultiple-Valued Clock[J].Journal of Com puter Science and Technology,2005,20(2)：237-242.

[5]吳訓威,陳偕雄.多值邏輯電路設計原理[M].杭州：杭州大學出版社,1994：328-330.

[6]吳訓威,盧仰堅.CMOS可預置雙邊沿觸發(fā)器的設計及其應用[J].電路與系統(tǒng)學報,2001,6(1)：27-31.

A Reduced Design of Low Power M ultivalued Double-edge-triggered Flip-flop LANG Yan-feng

(College of Information Electronic Engineering,Zhejiang Gongshang University,Hangzhou Zhejiang310018,China)

This paper introduces a concept of redundantmodule in digital circuits and its removal is important to lower power dissipation.Further,thismethod isapplied in a reduced design of low powermultivalued double-edge-triggered flip-flop based on ternary clock.The reduced flip-flop ismore simply than theoriginal one.Both of them weresimulated in HSPICE.The simulation resultshowed that the reduced flip-flop performs the same correct logic function as the original one and also can lower power dissipation efficiently.

redundantmodule;low power;multivalued logic;double-edge-triggered flip-flop

TN432

A

1001-9146(2010)05-0021-04

2010-07-20

郎燕峰(1974-),男,浙江蘭溪人,講師,數字電路和SOPC系統(tǒng).