基于FPGA和DSP的中頻采集電路設(shè)計(jì)與實(shí)現(xiàn)

0 引言

信號采集與處理領(lǐng)域，DSP+FPGA 是一種先進(jìn)且有效的技術(shù)實(shí)現(xiàn)方式。DSP 適用于處理結(jié)構(gòu)復(fù)雜的算法，而現(xiàn)場可編程邏輯陣列（FPGA） 則擅長處理高效且算法固定的任務(wù)。與專用集成電路（ASIC） 相比，F(xiàn)PGA 具有靈活性強(qiáng)、可在線配置、易于修改和維護(hù)等優(yōu)點(diǎn)[1-2]。

隨著 FPGA 和 DSP 技術(shù)的快速發(fā)展，其在信號采集與處理領(lǐng)域的應(yīng)用潛力日益凸顯。其中，基于 FPGA 和 DSP 的中頻采集電路在通信、雷達(dá)、電子測量等領(lǐng)域具有廣泛的應(yīng)用[3-4]。然而，傳統(tǒng)的中頻采集電路設(shè)計(jì)方案在性能、成本和可靠性方面存在一定局限性。為了滿足不斷增長的需求，提高電路性能和競爭力，本文旨在設(shè)計(jì)并實(shí)現(xiàn)一種基于國產(chǎn) FPGA 和 DSP 的中頻采集電路，以期獲得更高的性能、更低的成本和更好的可靠性。

本研究旨在設(shè)計(jì)并實(shí)現(xiàn)一種基于國產(chǎn) FPGA 和 DSP 的中頻采集電路，并對其進(jìn)行測試和驗(yàn)證。文章后續(xù)章節(jié)將詳細(xì)介紹該中頻采集電路的設(shè)計(jì)原理、實(shí)現(xiàn)方法以及測試結(jié)果。

1 詳細(xì)設(shè)計(jì)

1.1 系統(tǒng)方案設(shè)計(jì)

FPGA 擅長并行處理，適用于對工作頻率和時(shí)序要求較高的應(yīng)用場景，而 DSP 在數(shù)據(jù)運(yùn)算速度方面具有優(yōu)勢，適用于高速、大規(guī)模數(shù)據(jù)計(jì)算任務(wù)，例如數(shù)據(jù)解析、系統(tǒng)控制和參數(shù)計(jì)算等[5-7]。基于國產(chǎn)FPGA和DSP的中頻采集電路的硬件架構(gòu)設(shè)計(jì)可以包括以下幾個(gè)主要部分：

1） 國產(chǎn)FPGA：負(fù)責(zé)數(shù)據(jù)采集、處理和控制功能，其他模塊進(jìn)行高速數(shù)據(jù)交互，實(shí)現(xiàn)邏輯控制和算法處理。

2） 國產(chǎn) DSP：負(fù)責(zé)數(shù)字信號處理，實(shí)現(xiàn)復(fù)雜的信號處理算法，提升系統(tǒng)處理能力。

3） ADC 模塊：完成中頻信號放大、濾波和模數(shù)轉(zhuǎn)換，確保信號質(zhì)量、穩(wěn)定性、精度和采樣速率。

4） 電源管理模塊：為各個(gè)組件提供穩(wěn)定的電源，實(shí)現(xiàn)電源的濾波和穩(wěn)壓功能。

5） 存儲模塊：用于存儲采集的數(shù)據(jù)和處理結(jié)果，并提供足夠的存儲容量與訪問速度。

6） 時(shí)鐘和復(fù)位電路：提供系統(tǒng)所需的時(shí)鐘信號，以確保系統(tǒng)的穩(wěn)定復(fù)位。

7） 接口電路：與外部設(shè)備進(jìn)行連接和通信，包括數(shù)據(jù)接口與控制接口等。

中頻采集電路架構(gòu)如圖 1 所示，主要包括 FPGA 模塊、DSP 模塊、ADC 模塊、FLASH 存儲器、SDRAM 存儲器以及以太網(wǎng)模塊等。電路板上集成了時(shí)鐘芯片、溫補(bǔ)晶振和百兆網(wǎng)芯片，分別提供系統(tǒng)時(shí)鐘、參考時(shí)鐘和以太網(wǎng)接口。其中，DSP 和 FPGA 之間通過 EMIF 接口進(jìn)行數(shù)據(jù)交互，調(diào)試接口則采用 J70A 高密連接器。該電路能夠?qū)崿F(xiàn) ADC 采樣、百兆網(wǎng)通信以及 DSP 和 FPGA 之間的數(shù)據(jù)交互等功能。

1.2 FPGA 模塊設(shè)計(jì)

選用某國產(chǎn)SRAM 型FPGA 電路，其包含了326 080 個(gè)邏輯單元（Logic Cell） 、840 個(gè)DSP48 Slice、16 020 Kb的可編程Block RAM、集成高性能（HP） 和高范圍（HR） 兩種模式的用戶可編程接口、CMT（MMCM+ PLL） 時(shí)鐘管理系統(tǒng)、PCIe和GTX高速收發(fā)器等硬核模塊?？蓾M足無線、工業(yè)、醫(yī)療、廣播以及雷達(dá)等應(yīng)用需求，如大批量10G光學(xué)有線通信設(shè)備、LTE無線網(wǎng)絡(luò)、新一代高清3D平板顯示器和廣播視頻點(diǎn)播系統(tǒng)等。

FPGA采用先進(jìn)的高性能、28納米工藝技術(shù)，以4G0M0A GCb/s/s D的SPI/計(jì)O算帶能寬力、3，2實(shí)萬現(xiàn)個(gè)了邏無輯與單倫比元的容系量統(tǒng)和性92能0提升，同時(shí)功耗比上一代器件降低50%。該FPGA芯片具有以下特點(diǎn)：

1） 邏輯單元（Logic Cell） ：邏輯單元是FPGA的主要結(jié)構(gòu)。YX4F300T-900I 采用與上代產(chǎn)品相似的LUT結(jié)構(gòu)（6 輸入LUT） 、控制邏輯以及輸出。邏輯單元具備三種工作模式：分布式存儲器、串行移位寄存器和 LUT。

2） Block RAM：FPGA 內(nèi)部集成36 Kb 雙端口塊RAM，內(nèi)置FIFO 邏輯，且支持單端口與真雙端口功能，主要應(yīng)用于片上數(shù)據(jù)緩存。

3） 時(shí)鐘管理單元：時(shí)鐘管理單元包含鎖相環(huán)（PLL） 和混合模式時(shí)鐘管理器（MMCM） 兩部分。與上一代DCM 和PLL 模塊相比，采用數(shù)字-模擬混合模式的MMCM塊可以實(shí)現(xiàn)更高精度和更低抖動(dòng)的時(shí)鐘信號。

4） SelectIO接口：FPGA集成的GPIO接口符合最新標(biāo)準(zhǔn)，具有更高速度。其邏輯與GPIO接口控制功能以及逐比特校正功能。此外，F(xiàn)PGA還支持業(yè)界領(lǐng)先的1.25G LVDS 和 1866 Mb/s DDR3存儲器接口。

5） DSP48：器件中的DSP Slice具有25×18乘法器、48位累加器和超進(jìn)位加法器，支持預(yù)加法和乘法累加引擎（Multiply-Accumulate Engine） 。此外，該DSP48還支持低時(shí)延流水線（Pipeline Stage） 和模式檢測功能。

6）高速串行收發(fā)器：GTX收發(fā)器最高支持12.5Gbps傳輸速率，同時(shí)支持PCle 2.0、萬兆光纖通信、JESD 204B接口通信等功能。

7） 模擬前端：帶有標(biāo)記的模數(shù)轉(zhuǎn)換器（XADC） ，與前代器件相比，提升了該器件的系統(tǒng)監(jiān)控功能，并提高了系統(tǒng)的可靠性和穩(wěn)定性。

8） 安全性：芯片內(nèi)部具有采用256位AES編碼機(jī)制的加密模塊。該模塊可確保比特流加載安全，保護(hù)關(guān)鍵信息不外泄，且密鑰可永久性地保存在器件eFUSE中，無須額外電池供電以保存密鑰。

根據(jù)上述FPGA的功能特性可知該FPGA芯片能夠滿足設(shè)計(jì)要求， 設(shè)計(jì)FPGA 部分硬件原理框圖，如圖2所示。

1.3 DSP模塊設(shè)計(jì)

DSP模塊選用飛騰公司的 FT6713型號 DSP，該芯片是一款多核 DSP數(shù)字信號處理器，由4個(gè)DSP核組成，單核主頻為 500MHz，功能與 TI TMS320C6713 B兼容，具有高性能、低功耗、易于擴(kuò)展的特點(diǎn)。

DSP通過EMIF接口與SDRAM以及并行NOR FLASH進(jìn)行數(shù)據(jù)交換互。其中，一片并行NOR FLASH被復(fù)用掛載在FOGA上，用于通過FPGA對DSP進(jìn)行代碼升級。SDRAM選用紫光的SCB33S128320AE-6BI，容量為128Mb，（4M×32bit）。并行NOR FLASH選用 AMD 的 Am29LV160B，容量為 16 Mbit。

DSP部分硬件設(shè)計(jì)原理框圖如圖 3所示：

該DSP芯片支持通過 EMIF接口由 FPGA 進(jìn)行啟動(dòng)。在上電時(shí)，F(xiàn)PGA 首先完成自身加載，然后對DSP進(jìn)行上 電復(fù)位并加載啟動(dòng)程序。該方案能夠在3秒內(nèi)完成FPGA和DSP的上電以及程序加載。

1.4 DSP模塊設(shè)計(jì)

ADC 模塊選用蘇州云芯微電子的 YA14D250，這是一款雙通道、14 位采樣精度的模數(shù)轉(zhuǎn)換器，采樣速率高達(dá) 250 MSPS，適用于低成本、小尺寸、寬帶寬和多功能通信應(yīng)用。

YA14D250采用多級、差分流水線式架構(gòu)，并集成了輸出糾錯(cuò)邏輯和占空比穩(wěn)定器，以確保長時(shí)間維持卓越的性能。該 ADC 具有寬頻帶寬輸入特性，支持靈活的輸入范圍選擇。其輸出數(shù)據(jù)可通過兩個(gè) 14位 LVDS 輸出端口以通道復(fù)用或交錯(cuò)格式輸出。此外，YA14D250 還具備靈活的關(guān)斷選項(xiàng)，可有效降低功耗。用戶可通過三線式 SPI 兼容型串行接口對其進(jìn)行設(shè)置和控制。YA14D250 的最高采樣率為 250MSPS，采樣分辨率為 14 位，輸入幅值最高可達(dá) 1.75Vpp，能夠滿足設(shè)計(jì)要求。

1.5電源模塊設(shè)計(jì)

電源模塊設(shè)計(jì)采用外部 +5V 單電源輸入，通過板載 DC-DC 或 LDO 轉(zhuǎn)換器生成系統(tǒng)所需的各種電壓。設(shè)計(jì)中遵循數(shù)字電源與模擬電源分離的原則，模擬電源部分均采用低噪聲 LDO 提供，以確保電源穩(wěn)定性。同時(shí)，選用高效率的電源轉(zhuǎn)換芯片，以降低功耗和發(fā)熱。在電源設(shè)計(jì)中，還考慮了 DC-DC 開關(guān)頻率和 LDO 噪聲抑制對 ADDA、PLL 性能的影響，并在 PCB 布局布線中采取相應(yīng)措施。

對于數(shù)字部分如FPGA、數(shù)字IO等電路，則優(yōu)先考慮效率采用DC-DC型轉(zhuǎn)換器實(shí)現(xiàn)，以提供最高的效率和最低的發(fā)熱量?？紤]到含有一部分射頻收發(fā)器件，在這一部分的設(shè)計(jì)中使用線性電源用于抑制電源噪聲，以提高射頻指標(biāo)是十分必要的。

該方案的電源軌設(shè)計(jì)根據(jù)芯片功耗，選用了多款LDO與DC/DC芯片，電源芯片型號如表1所示：

電源上電時(shí)序如圖5所示：

1.6 測試驗(yàn)證

中頻采集電路測試框圖如圖6所示：1） 將待測板卡連接至對插測試板。

2） 通過 JTAG 調(diào)試接口連接 PC 計(jì)算機(jī)。

3） 連接信號源并輸出中頻信號。

4） 通過上位機(jī)軟件與電路板進(jìn)行數(shù)據(jù)收發(fā)，以測試網(wǎng)絡(luò)通訊功能。

在實(shí)驗(yàn)室環(huán)境下對中頻采集電路板進(jìn)行測試，測試參數(shù)設(shè)置為：采樣點(diǎn)數(shù) 1024、ADC 采樣率 100MHz、ADC 采樣位數(shù) 16 位。測試結(jié)果如圖7所示。從圖中可以看出，該電路的 SNR、SFDR、ENOB 等指標(biāo)能夠滿足大部分應(yīng)用場景的需求。

2 結(jié)論

本文設(shè)計(jì)并實(shí)現(xiàn)了一種基于 FPGA 和 DSP 的中頻采集電路，該電路具有高效率和高穩(wěn)定性的特點(diǎn)。測試結(jié)果表明，該電路能夠?qū)崿F(xiàn)對中頻信號的高效采集和處理，達(dá)到了預(yù)期設(shè)計(jì)指標(biāo)。該設(shè)計(jì)結(jié)合了 FPGA 和 DSP 的優(yōu)勢，實(shí)現(xiàn)了更高的電路整體性能。該電路具有一定的通用性和可擴(kuò)展性，可應(yīng)用于多種相關(guān)領(lǐng)域。本研究結(jié)果表明，國產(chǎn) FPGA 和 DSP 芯片在中頻信號采集領(lǐng)域具有較強(qiáng)的競爭力，為國產(chǎn)芯片的發(fā)展提供了有力支持。本文設(shè)計(jì)并實(shí)現(xiàn)的基于國產(chǎn) FPGA 和 DSP 的中頻采集電路為相關(guān)領(lǐng)域提供了一種可靠、高效的解決方案，未來將在更廣泛的領(lǐng)域展現(xiàn)出應(yīng)用潛力。