基于SerialLiteⅡ協(xié)議的磁共振采集數(shù)據(jù)傳輸系統(tǒng)設計

摘 "要： 磁共振成像（MRI）是一種無創(chuàng)檢測人體內(nèi)部結構的技術，隨著接收通道數(shù)量增多，產(chǎn)生的采集數(shù)據(jù)量越來越大，給快速成像帶來了巨大的挑戰(zhàn)。文中設計一種基于SerialLite Ⅱ協(xié)議的磁共振采集數(shù)據(jù)傳輸系統(tǒng)。系統(tǒng)功能主要由FPGA實現(xiàn)，分為數(shù)據(jù)緩存模塊和數(shù)據(jù)傳輸模塊兩類，數(shù)據(jù)緩存模塊基于雙緩存區(qū)和狀態(tài)機控制的乒乓操作，有效地解決了因數(shù)據(jù)量大而帶來的讀寫沖突問題；數(shù)據(jù)傳輸模塊基于FPGA建立SerialLite Ⅱ數(shù)據(jù)傳輸鏈路，實現(xiàn)了采集數(shù)據(jù)的光纖傳輸。通過仿真和實驗驗證了系統(tǒng)功能的正確性，表明其能夠實現(xiàn)磁共振采集數(shù)據(jù)的高速穩(wěn)定傳輸。

關鍵詞： 磁共振成像； SerialLite Ⅱ協(xié)議； 數(shù)據(jù)傳輸; "無創(chuàng)檢測； FPGA； 數(shù)據(jù)緩存； 光纖傳輸

中圖分類號： TN751.1+1?34 " " " " " " " " " " " "文獻標識碼： A " " " " " " " " " " "文章編號： 1004?373X（2024）06?0085?06

Design of magnetic resonance acquisition data transmission system based

on SerialLite Ⅱ protocol

XIAO Liang， YUAN Jiahui， XING Cangju

（College of Information Science and Technology， Beijing University of Chemical Technology， Beijing 100029， China）

Abstract： Magnetic resonance imaging （MRI） is a non?invasive technology for detecting the internal structure of human body. As the number of receiving channels increases， the amount of collected data generated increases， which brings huge challenges to rapid imaging. A magnetic resonance acquisition data transmission system based on the SerialLite Ⅱ protocol is designed. The system functions are mainly implemented by FPGA and are divided into data cache module and data transmission module. The data cache module is based on double buffer area and state machine controlled ping?pong operation， which effectively solves the problem of read and write conflicts caused by large data volume. The data transmission module is used to establish a SerialLite Ⅱ data transmission link based on FPGA， so as to realize optical fiber data transmission of collected data. The simulation and experiments verifies the correctness of the system functions， showing that it can achieve high?speed and stable transmission of magnetic resonance acquisition data.

Keywords： magnetic resonance imaging; SerialLite Ⅱ protocol; data transmission; non?invasive detection; FPGA; data caching; fiber optic transmission

0 "引 "言

磁共振成像（Magnetic Resonance Imaging， MRI）是一種利用磁場和射頻波對人體內(nèi)部結構進行無創(chuàng)檢測的技術，具有高分辨率、高對比度、多參數(shù)和多維度等優(yōu)點，被廣泛應用于醫(yī)學診斷與神經(jīng)認知研究等領域[1?2]。隨著磁共振成像技術的發(fā)展，其采集數(shù)據(jù)傳輸面臨著接收通道數(shù)量多與快速成像等挑戰(zhàn)，傳統(tǒng)的基于同軸電纜的方案難以滿足這些需求，影響了磁共振成像的性能。因此，研究高速、穩(wěn)定的磁共振成像采集數(shù)據(jù)的傳輸系統(tǒng)具有重要的意義與價值。

MRI系統(tǒng)的控制核心是成像譜儀，傳統(tǒng)的方法是數(shù)據(jù)采集裝置與譜儀集成在一起，通過同軸電纜將回波信號從屏蔽間的接收線圈傳送到譜儀進行采集，然而，同軸電纜的傳輸存在衰減、易受干擾等缺點。為克服這個缺點，當前的研究趨勢是將采集裝置與成像譜儀分離，置于接收線圈邊上，通過光纖傳輸數(shù)據(jù)。國內(nèi)外學者提出了多種基于光纖的磁共振信號傳輸方案。凱斯西儲大學的研究團隊A. Simonsen等人提出了一種三角積分調制光纖傳輸方案[3]，實現(xiàn)了回波數(shù)據(jù)的數(shù)字光纖傳輸，但其一路光纖只能傳輸一個通道信號，每個光纖通道都要配置相應的調制器和光纖收發(fā)模塊，實現(xiàn)起來比較復雜。國內(nèi)華中師范大學姚俊江等研究了基于自定義通信協(xié)議的磁共振數(shù)據(jù)光纖傳輸[4]，降低了系統(tǒng)復雜度，但其方案缺少數(shù)據(jù)錯誤檢測和流控制等鏈路穩(wěn)定功能。Tang Weinan等提出了基于FPGA與Aurora協(xié)議的數(shù)據(jù)傳輸方案[5]，但該協(xié)議沒有差錯控制機制，需要編寫額外的數(shù)據(jù)判斷模塊保證傳輸可靠性[6]，導致FPGA編程較為復雜。

當采集通道數(shù)量與一行采樣點數(shù)較多時，對采集數(shù)據(jù)的存儲提出了很高的要求，例如通道數(shù)量為32，一行的采樣點數(shù)為1 024，則所需的存儲容量為32×1 024×4=128 KB（一個點包括16 bit的I與Q分量，需4 B），這占用了大量的存儲資源。

為了適應磁共振成像系統(tǒng)多通道與快速成像的要求，實現(xiàn)磁共振采集數(shù)據(jù)的高速可靠傳輸，本文設計一種基于SerialLite Ⅱ協(xié)議的磁共振數(shù)據(jù)傳輸系統(tǒng)，實現(xiàn)數(shù)據(jù)采集與成像譜儀分離，以及由光纖傳輸數(shù)據(jù)。SerialLite Ⅱ協(xié)議是一種高速串行通信協(xié)議，具有低延遲和高可靠性的特點。本系統(tǒng)基于FPGA構建SerialLite Ⅱ協(xié)議數(shù)據(jù)傳輸鏈路，實現(xiàn)了采集數(shù)據(jù)的光纖傳輸；同時，為了減少對存儲區(qū)的占用，還設計了一種基于雙緩存區(qū)和狀態(tài)機控制的乒乓操作數(shù)據(jù)緩存系統(tǒng)，實現(xiàn)了采集數(shù)據(jù)的高效存儲。通過軟件仿真和實際測試，驗證了系統(tǒng)的功能和傳輸性能。

1 "系統(tǒng)硬件平臺

磁共振成像采集數(shù)據(jù)傳輸系統(tǒng)的總體框圖如圖1所示。系統(tǒng)由數(shù)據(jù)采集模塊和數(shù)據(jù)傳輸模塊兩部分組成。系統(tǒng)與采集裝置通過局部總線連接，與成像譜儀之間通過光纖連接。回波信號經(jīng)過信號采集模塊的低噪聲放大、信號濾波、模數(shù)轉換和數(shù)字下變頻處理后，被存儲在數(shù)據(jù)緩存模塊的存儲單元中。數(shù)據(jù)傳輸模塊負責將存儲的數(shù)據(jù)通過SerialLite Ⅱ協(xié)議由光纖鏈路傳輸?shù)匠上褡V儀，再由譜儀傳送到上位機進行圖像重建。

目前采集裝置配置4個接收通道，這個數(shù)量可以比較方便地擴展到32甚至更高，以適應多通道成像的需求。

1.1 "FPGA

本文選用Intel公司ArriaIIGX系列的EP2AGX65芯片作為FPGA器件。該芯片擁有65 000個邏輯單元（LE），具有高密度的邏輯功能和存儲器資源，采用了獨特的自適應邏輯模塊（ALMs）結構，可提高邏輯資源的利用率。此外，該芯片具有SerialLite Ⅱ協(xié)議IP核，支持600 Mb/s～6.375 Gb/s的數(shù)據(jù)傳輸速率，為實現(xiàn)數(shù)據(jù)的高速、穩(wěn)定和高可靠光纖傳輸提供了硬件基礎。FPGA通過PCML差分管腳與SFP光纖模塊直接連接，進行數(shù)據(jù)的高速發(fā)送與接收。

1.2 "時鐘設計

為了保證磁共振射頻發(fā)射與接收的相干性，系統(tǒng)采用譜儀的時鐘作為時鐘源。譜儀的時鐘采用高精度高穩(wěn)定度的恒溫晶振，其頻率為60 MHz。時鐘信號通過光纖發(fā)送到系統(tǒng)，由SFP光模塊將光信號轉換為LVDS電平的電信號，再通過專用差分管腳輸入FPGA。通過FPGA該時鐘信號被分配到三個不同的功能模塊：第一個功能模塊是信號采集模塊的控制模塊，它負責控制信號的采集和處理；第二個功能模塊是一分四時鐘驅動芯片CY2304NZ，它將單路時鐘信號分成多路相位相同的時鐘信號，作為信號采集模塊中模數(shù)轉換器件和數(shù)字下變頻器件的工作時鐘；第三個功能模塊是鎖相環(huán)模塊，它根據(jù)不同的功能需求，輸出多個不同頻率的時鐘信號。

2 "系統(tǒng)功能設計

2.1 "基于乒乓操作的數(shù)據(jù)緩存系統(tǒng)設計

乒乓操作是一種控制數(shù)據(jù)緩存單元的讀寫周期切換，從而實現(xiàn)數(shù)據(jù)連續(xù)傳輸?shù)挠行Р呗裕浅Ｓ玫木彺鏀?shù)據(jù)交換技術[7?9]。其基本原理是：將輸入的數(shù)據(jù)流通過輸入數(shù)據(jù)選擇單元，按照時間順序分配到兩個數(shù)據(jù)緩存區(qū)。如圖2所示，乒乓操作結構包括兩個數(shù)據(jù)緩存模塊ram1和ram2，以及一個輸入數(shù)據(jù)選擇單元和一個輸出數(shù)據(jù)選擇單元。在每個緩存周期內(nèi)，輸入數(shù)據(jù)選擇單元將輸入的數(shù)據(jù)流寫入到一個數(shù)據(jù)緩存模塊中，同時輸出數(shù)據(jù)選擇單元將另一個數(shù)據(jù)緩存模塊中的上一個周期的數(shù)據(jù)讀出，并傳送給下游信號處理模塊。例如，在第1個緩存周期，輸入的數(shù)據(jù)流被寫入到ram1中，而ram2中沒有數(shù)據(jù)；在第2個緩存周期，輸入數(shù)據(jù)選擇單元切換到ram2，將輸入的數(shù)據(jù)流寫入到ram2中，同時輸出數(shù)據(jù)選擇單元從ram1中讀出第1個周期的數(shù)據(jù)并傳送出去；在第3個緩存周期，輸入數(shù)據(jù)選擇單元再次切換到ram1，將輸入的數(shù)據(jù)流寫入到ram1中，同時輸出數(shù)據(jù)選擇單元從ram2中讀出第2個周期的數(shù)據(jù)并傳送出去。這樣循環(huán)進行，就可以實現(xiàn)無間斷的數(shù)據(jù)存儲傳輸，從而可以避免因為寫入操作耗時而導致的數(shù)據(jù)丟失風險，提高系統(tǒng)性能和數(shù)據(jù)可靠性。

在FPGA的實現(xiàn)中，數(shù)據(jù)緩存系統(tǒng)由兩個實例化的RAM組成，分別作為兩個數(shù)據(jù)存儲單元，命名為“data_ram1”和“data_ram2”。這兩個RAM通過端口連接其各自的信號，實現(xiàn)了數(shù)據(jù)的輸入和輸出。其中，“rden1”與“rden2”為讀使能輸入，“wren1”與“wren2”為寫使能輸入，“address1”與“address2”為內(nèi)存地址，“data1”與“data2”為數(shù)據(jù)，“txrdp_clk”與“txrdp_clk”表示時鐘輸入，“q1”與“q2”表示數(shù)據(jù)輸出。

如圖3所示，數(shù)據(jù)緩存系統(tǒng)的讀寫操作過程如下：首先，程序初始化，讀寫操作切換標志信號pingpang_select置為低電平，此時數(shù)據(jù)存儲單元ram1處于寫狀態(tài)，ram2處于空閑狀態(tài)。ram1的寫地址由采集數(shù)據(jù)計數(shù)器產(chǎn)生的連續(xù)地址決定，當計數(shù)器的值達到設定的采集點數(shù)時，讀寫操作切換標志信號pingpang_select翻轉電平，進入下一個讀寫操作周期。此時，數(shù)據(jù)存儲單元ram1處于讀狀態(tài)，ram2處于寫狀態(tài)。ram1的讀地址由發(fā)送數(shù)據(jù)計數(shù)器產(chǎn)生，將ram1輸出的數(shù)據(jù)傳輸至數(shù)據(jù)發(fā)送模塊；ram2的寫地址由采集數(shù)據(jù)計數(shù)器產(chǎn)生，將新采集的數(shù)據(jù)寫入ram2中。當采集數(shù)據(jù)計數(shù)器再次達到設定的采集點數(shù)時，讀寫操作切換標志信號pingpang_select再次翻轉電平，以此類推進行輪換。通過這種方式，實現(xiàn)了數(shù)據(jù)在兩個RAM之間的交替存儲和讀取。

在傳統(tǒng)的數(shù)據(jù)傳輸過程中，數(shù)據(jù)流的速度可能會超過數(shù)據(jù)傳輸模塊編碼封裝的速度，導致數(shù)據(jù)包丟失的情況頻繁發(fā)生。而乒乓操作通過引入緩存區(qū)，提供了更為靈活和可靠的解決方案。乒乓操作的主要優(yōu)點有三個方面：一是通過暫存數(shù)據(jù)，防止數(shù)據(jù)丟失；二是緩解下游模塊壓力，通過同時進行讀寫操作，減少下游模塊的等待時間；三是緩解數(shù)據(jù)堵塞問題，通過合理安排讀寫請求的順序和時間，保持數(shù)據(jù)的流暢傳輸。

2.2 "SerialLite Ⅱ協(xié)議實現(xiàn)

SerialLite Ⅱ協(xié)議是一種輕量級點對點串行傳輸協(xié)議，它的特點是邏輯單元的消耗低、數(shù)據(jù)傳輸?shù)难訒r小，能夠支持單通道高達3.125 Gb/s的數(shù)據(jù)傳輸速率，具有簡單易實現(xiàn)、可靠高效、靈活可擴展等優(yōu)勢[10?13]。SerialLite Ⅱ協(xié)議由鏈路層和物理層兩個層次組成。鏈路層負責將上層數(shù)據(jù)封裝成包，并在包頭和包尾添加控制信息，如起始標志、結束標志、長度字段、CRC校驗等，以保證數(shù)據(jù)的完整性和正確性。物理層負責將鏈路層的數(shù)據(jù)進行編碼，以便在物理介質上進行傳輸，并在接收端進行解碼，恢復原始數(shù)據(jù)。

本設計中SerialLite Ⅱ傳輸鏈路設置為單向鏈路，鏈路通道寬度為16 bit，鏈路層和物理層使用相同的60 MHz時鐘源，通道傳輸數(shù)據(jù)速度為1 920 Mb/s。SerialLite Ⅱ單向鏈路具有自動同步機制，它可以使發(fā)送端和接收端在沒有外部訓練序列的情況下，快速地建立并維持數(shù)據(jù)傳輸?shù)耐綘顟B(tài)。該機制的原理是：利用物理層的編碼方式，在數(shù)據(jù)中嵌入特殊的控制信息，使得接收端可以根據(jù)這些信息來檢測和調整數(shù)據(jù)的對齊和時鐘。SerialLite Ⅱ單向鏈路的自同步鏈路建立過程如下：首先，發(fā)送端在開始傳輸數(shù)據(jù)之前，先發(fā)送一段特殊的控制信息，稱為K28.5字符，該字符由10位組成，其值為0011110100。接下來，接收端在接收到數(shù)據(jù)后，對其進行解碼，并檢測是否存在K28.5字符，如果接收端檢測到K28.5字符，則說明發(fā)送端已經(jīng)開始傳輸數(shù)據(jù)，并且已經(jīng)完成了對齊和時鐘恢復；如果接收端沒有檢測到K28.5字符，則說明發(fā)送端還沒有開始傳輸數(shù)據(jù)，或者數(shù)據(jù)存在錯位或失鎖的情況。最后，接收端根據(jù)檢測到的K28.5字符的個數(shù)和位置，來調整數(shù)據(jù)的對齊和時鐘恢復，接收端在完成數(shù)據(jù)對齊和時鐘恢復后，就可以正常地接收和解析數(shù)據(jù)包。

2.3 "數(shù)據(jù)傳輸系統(tǒng)設計

當信號采集開始信號有效時，進入開始采集狀態(tài)，信號采集板上的FPGA讀取各采集通道輸入的回波數(shù)據(jù)，根據(jù)讀寫操作切換標志信號的狀態(tài)，將經(jīng)過數(shù)字正交解調等處理后的數(shù)據(jù)存儲至相應的數(shù)據(jù)緩存模塊內(nèi)；當采集到的數(shù)據(jù)量達到設定的采集數(shù)量，發(fā)送數(shù)據(jù)開始信號置高電平有效，持續(xù)4個時鐘周期，以便數(shù)據(jù)發(fā)送模塊正確識別。

數(shù)據(jù)發(fā)送模塊有5個狀態(tài)：空閑狀態(tài)、發(fā)送數(shù)據(jù)包頭狀態(tài)、發(fā)送數(shù)據(jù)狀態(tài)、發(fā)送數(shù)據(jù)包尾狀態(tài)和暫停發(fā)送狀態(tài)。數(shù)據(jù)傳輸發(fā)送時序狀態(tài)機如圖4所示，系統(tǒng)上電復位后，發(fā)送模塊狀態(tài)機首先進入空閑狀態(tài)，等待數(shù)據(jù)發(fā)送開始信號以及數(shù)據(jù)有效信號txrdp_dav為高。當這兩個信號都為高時，狀態(tài)機進入發(fā)送數(shù)據(jù)包頭狀態(tài)，此時置高數(shù)據(jù)包開始信號txrdp_sop，并將數(shù)據(jù)包頭信息發(fā)送到光纖接口。當數(shù)據(jù)包頭信息發(fā)送完成后，狀態(tài)機進入發(fā)送數(shù)據(jù)狀態(tài)，此時置低txrdp_sop，并將數(shù)據(jù)包有效數(shù)據(jù)發(fā)送到光纖接口。若此時txrdp_dav信號為低，表示沒有更多的有效數(shù)據(jù)，狀態(tài)機進入暫停發(fā)送狀態(tài)，此時保持當前的輸出信號不變，并等待txrdp_dav信號恢復為高。當發(fā)送有效數(shù)據(jù)的字節(jié)數(shù)達到預設的數(shù)據(jù)包大小時，狀態(tài)機進入發(fā)送數(shù)據(jù)包尾狀態(tài)，此時置高數(shù)據(jù)包結束信號txrdp_eop，并將數(shù)據(jù)包尾發(fā)送到光纖接口。當數(shù)據(jù)包尾發(fā)送完成后，狀態(tài)機返回空閑狀態(tài)，等待下一次數(shù)據(jù)傳輸。

3 "系統(tǒng)測試

3.1 "功能仿真

為了驗證數(shù)據(jù)緩存系統(tǒng)的功能，本文使用ModelSim軟件對系統(tǒng)進行了功能仿真。仿真的過程如下：首先，設置每個緩存周期存儲8個16 bit數(shù)據(jù)，輸入數(shù)據(jù)流為從0～31的遞增數(shù)列；然后，啟動程序觀察數(shù)據(jù)緩存系統(tǒng)的讀寫操作過程。圖5所示為數(shù)據(jù)緩存系統(tǒng)的讀寫操作切換標志信號pingpang_select的變化情況。由圖5可知：每當采集數(shù)據(jù)計數(shù)器達到8時，pingpang_select就會翻轉電平，從而切換數(shù)據(jù)存儲單元ram1和ram2的讀寫狀態(tài)；輸入數(shù)據(jù)流根據(jù)pingpang_select的狀態(tài)分流存儲，輸出數(shù)據(jù)流與輸入數(shù)據(jù)流一致，數(shù)據(jù)緩存系統(tǒng)交替存儲和讀取數(shù)據(jù)工作正常。

對于數(shù)據(jù)傳輸系統(tǒng)，同樣在ModelSim軟件中對其進行了功能仿真。設置發(fā)送數(shù)據(jù)包大小為8×16 bit，發(fā)送數(shù)據(jù)包個數(shù)為2。如圖6所示，在發(fā)送端，當數(shù)據(jù)有效信號dav為高電平時，進入數(shù)據(jù)包發(fā)送狀態(tài)，直到發(fā)送數(shù)據(jù)數(shù)量達到數(shù)據(jù)包大小，當前數(shù)據(jù)包發(fā)送完成；在接收端，識別到數(shù)據(jù)包開始信號sop有效時，開始往數(shù)據(jù)存儲單元存入數(shù)據(jù)，直到識別到數(shù)據(jù)包結束信號eop為高電平，表示當前數(shù)據(jù)包接收完成。

3.2 "數(shù)據(jù)緩存系統(tǒng)功能測試

為了驗證數(shù)據(jù)緩存系統(tǒng)的實際工作情況，設置采樣點數(shù)為256，采樣通道數(shù)為2，使用Quartus Ⅱ的嵌入式邏輯分析儀Signal?Tap對乒乓操作緩存系統(tǒng)主要信號進行抓取，結果如圖7所示。

當讀取切換標志信號pingpang_select電平翻轉后，兩個數(shù)據(jù)緩存單元的讀寫狀態(tài)正確切換，數(shù)據(jù)流被成功緩存到相應存儲區(qū)。

在Quartus Ⅱ的In?SystemMemoryContentEditor工具中，分別查看數(shù)據(jù)緩存單元ram1及ram2與接收數(shù)據(jù)緩存單元的存儲數(shù)據(jù)內(nèi)容。

結果表明，數(shù)據(jù)緩存單元ram1和ram2的存儲數(shù)據(jù)內(nèi)容與圖7信號數(shù)據(jù)一致，數(shù)據(jù)存儲正確，未出現(xiàn)數(shù)據(jù)丟失。接收數(shù)據(jù)緩存單元的存儲數(shù)據(jù)內(nèi)容由ram1及ram2的存儲數(shù)據(jù)組成，輸出數(shù)據(jù)正確連續(xù)，說明乒乓操作數(shù)據(jù)緩存系統(tǒng)功能完整且正確。

3.3 "數(shù)據(jù)傳輸系統(tǒng)功能測試

數(shù)據(jù)傳輸過程中，在發(fā)送端與接收端使用Signal?Tap對鏈路信號進行抓取，圖8為信號抓取結果。

圖8中數(shù)據(jù)包大小為64×16 bit，發(fā)送端與接收端發(fā)送的數(shù)據(jù)與數(shù)據(jù)緩存系統(tǒng)中存儲的數(shù)據(jù)一致，重復多次測試結果均準確無誤，與仿真結果相符，驗證了SerialLite Ⅱ協(xié)議數(shù)據(jù)傳輸?shù)恼_性。

在發(fā)送端發(fā)送第一個有效數(shù)據(jù)和接收端接收完最后一個有效數(shù)據(jù)時，各發(fā)出一個脈沖信號，用示波器測量這兩個脈沖的時間間隔。測試結果表明，當采用4個接收通道，每個通道一行采集1 024個點（這樣一行總的數(shù)據(jù)量為16 KB），所需的傳輸時間平均約為91.16 μs，傳輸速率約為1.44 Gb/s。

3.4 "信號采集測試

通過信號發(fā)生器產(chǎn)生一個中心頻率8.6 MHz，幅度為30 mV，調制頻率為500 Hz，調制深度為100%的調制三角波信號，由信號采集系統(tǒng)模塊采集處理后，解調得到2 048個16 bit的I、Q數(shù)據(jù)，經(jīng)由數(shù)據(jù)緩存與傳輸系統(tǒng)最后上傳至用戶計算機，在計算機的掃描軟件中可以看到采集的I、Q數(shù)據(jù)波形，如圖9a）所示，數(shù)據(jù)的幅度圖如圖9b）所示。由圖可知，波形連續(xù)無波動，說明系統(tǒng)的數(shù)據(jù)存取連續(xù)，數(shù)據(jù)傳輸無誤。

4 "結 "語

本文設計了一種基于SerialLite Ⅱ協(xié)議的磁共振采集數(shù)據(jù)傳輸系統(tǒng)，實現(xiàn)了數(shù)據(jù)的乒乓存儲和光纖傳輸。數(shù)據(jù)緩存系統(tǒng)基于乒乓操作，有效解決了因數(shù)據(jù)量大而帶來的讀寫沖突問題，實現(xiàn)了磁共振數(shù)據(jù)寫入與讀取的同步進行，提高了系統(tǒng)工作效率和可靠性。在發(fā)送端和接收端建立SerialLite Ⅱ數(shù)據(jù)傳輸鏈路，實現(xiàn)了磁共振數(shù)據(jù)的高速穩(wěn)定傳輸，提高了傳輸性能和穩(wěn)定性。通過仿真和實驗驗證了系統(tǒng)功能的正確性與穩(wěn)定性，表明其能夠滿足磁共振成像數(shù)據(jù)傳輸?shù)男枨螅瑸楦咝阅艹上褡V儀的研制提供了技術支撐。

目前尚未在實際的磁共振成像系統(tǒng)上對所設計系統(tǒng)進行測試和應用，在未來的工作中將加快在實際系統(tǒng)上的成像實驗，以驗證系統(tǒng)的實用性。

注：本文通訊作者為邢藏菊。

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