一種基于GaAs和FO-WLP工藝的異質(zhì)異構(gòu)集成PDK

董澤瑞,陳展飛,劉 軍

(杭州電子科技大學浙江省大規(guī)模集成電路設(shè)計重點實驗室,浙江 杭州 310018)

0 引 言

近年來,隨著對電子系統(tǒng)微型化高密度、多樣化功能、高性能和低成本日益增長的需求,為實現(xiàn)不同工藝、不同材料和不同工廠的協(xié)同設(shè)計,異質(zhì)異構(gòu)集成技術(shù)已然成為電子技術(shù)重要研究方向之一[1]。

隨著信息技術(shù)的高速發(fā)展,半導體行業(yè)誕生了很多高性能的半導體材料,以GaAs和GaN為代表Ⅲ-Ⅴ族化合物半導體材料具有禁帶寬度較寬、電子遷移率高、高熱導率、低噪聲等顯著特點,表現(xiàn)出更優(yōu)異的高頻器件性能,滿足集成電路日益增長的性能要求[2]。然而,由于單一半導體材料具有一定的局限性,難以滿足高信息化裝備的需求。異質(zhì)異構(gòu)集成技術(shù)可將基于GaAs、GaN等化合物材料的高性能有源器件、高性能無源器件、硅基電路模塊與樹脂基電路模塊等,集成為一個完整的異質(zhì)異構(gòu)集成電路,充分發(fā)揮各種材料、結(jié)構(gòu)以及器件的優(yōu)勢。本文采用一種異質(zhì)異構(gòu)集成技術(shù),扇出型晶圓級封裝(Fan-out Wafer Level Packaging,FO-WLP),其在封裝體積、產(chǎn)品性能、封裝成本和封裝效率上都具有明顯優(yōu)勢,并且可以將不同功能的芯片集成在一起,顯著提高產(chǎn)品性能[3]。

為了支持不同工藝的電路協(xié)同設(shè)計,提高異質(zhì)異構(gòu)集成電路設(shè)計效率,避免不必要的重復流片,設(shè)計人員非常需要通用并且準確的異質(zhì)異構(gòu)集成工藝設(shè)計套件(Process Design Kit,PDK)[4]。PDK是聯(lián)系集成電路(Integrated Circuit,IC)設(shè)計與晶圓代工廠(Foundry)的重要橋梁[5],其中包含了一系列完整的工藝信息文件、基礎(chǔ)器件庫和器件模型文件,并且可以確保其滿足Foundry的設(shè)計規(guī)則檢查(Design Rule Check,DRC)、版圖與原理圖的匹配檢查(Layout Versus Schematic,LVS)[6]。

異質(zhì)異構(gòu)集成PDK相較于之前傳統(tǒng)工藝PDK更困難復雜,主要表現(xiàn)在異質(zhì)異構(gòu)集成的工藝多樣,可開放度不一致,標準工藝定義困難,精確電/磁/熱仿真困難。2016年,為了實現(xiàn)將多種化合物半導體的優(yōu)勢與CMOS集成電路的優(yōu)勢結(jié)合,實現(xiàn)全新架構(gòu)的高性能集成芯片,在美國國防部高級研究計劃局(Defense Advanced Research Projects Agency,DARPA)主導的多樣化可用異構(gòu)集成(Diverse Accessible Heterogeneous Integration,DAHI)項目中,諾斯羅普·格魯曼航天系統(tǒng)公司(Northrop Grumman Aerospace Systems,NGAS)基于統(tǒng)一的設(shè)計平臺和分散的工藝平臺,將化合物半導體器件、以及其它新材料和器件與高密度硅基CMOS基板集成,顯著減小了尺寸、重量和功耗,實現(xiàn)顛覆性的高速電子器件[7]。

然而,由于異質(zhì)異構(gòu)集成技術(shù)的多樣性,目前還沒有提出標準的異質(zhì)異構(gòu)集成PDK設(shè)計方案,為進一步推進異質(zhì)異構(gòu)集成電路設(shè)計研究,本文提出一種基于GaAs和FO-WLP工藝的異質(zhì)異構(gòu)集成PDK。在本文中,研究了該PDK的開發(fā)難點和開發(fā)方法,同時該PDK對異質(zhì)異構(gòu)集成技術(shù)文件、器件模型、Pcell和物理驗證文件進行創(chuàng)新并提供了支持。最后,使用該異質(zhì)異構(gòu)集成PDK設(shè)計單刀雙擲開關(guān)及其封裝電路并進行仿真驗證。

1 異質(zhì)異構(gòu)集成PDK開發(fā)難點和開發(fā)方法

在Advanced Design System(ADS)平臺下開發(fā)基于GaAs和FO-WLP工藝的異質(zhì)異構(gòu)集成PDK,提供處理多種工藝集成的電路封裝設(shè)計流程的完整解決方案,實現(xiàn)工藝數(shù)據(jù)與設(shè)計環(huán)境的無縫集成,提高電路封裝設(shè)計效率,縮短生產(chǎn)周期[6]。該異質(zhì)異構(gòu)集成PDK基本結(jié)構(gòu)框架包含:

Symbols:用于電路原理圖設(shè)計的圖形符號,是電路原理圖仿真時器件的載體,用戶通過調(diào)用Symbols,對器件進行各項參數(shù)的配置。

CDF(Component Description Format)參數(shù):器件的屬性描述文件,用于定義器件名稱、器件參數(shù)等各種與器件屬性相關(guān)的內(nèi)容[8]。

Callback函數(shù):器件參數(shù)調(diào)用關(guān)系函數(shù)。器件所有參數(shù)的設(shè)置,包括相關(guān)工藝參數(shù)限制范圍和器件參數(shù)相關(guān)聯(lián)的計算等都由Callback函數(shù)來完成計算并回調(diào)。

器件模型(Device Model):器件的仿真模型文件。

Artwork:參數(shù)化單元Pcell對應(yīng)的版圖文件,用于版圖設(shè)計。

參數(shù)化單元(Pcell,Parameterized Cell):由ADS的AEL語言編寫實現(xiàn),是EDA仿真工具中的設(shè)計單元器件,由上述Symbol、CDF參數(shù)、Callbak函數(shù)和Artwork組成。

技術(shù)文件(Technology File):用于版圖設(shè)計和物理驗證的工藝文件,包括圖層的屬性定義、圖層顯示顏色定義、襯底信息等。

物理驗證文件(PV Rule):包含設(shè)計規(guī)則檢查文件(Design Rule Check,DRC)、版圖與原理圖比較文件(Layout Versus Schematic,LVS)等。

PDK結(jié)構(gòu)框架如圖1所示:

由于預算管理的根本目的是使企業(yè)能夠適應(yīng)市場發(fā)展的需要和市場的變化，加強企業(yè)對長期發(fā)展戰(zhàn)略的確定和實施。通過科學有效的企業(yè)預算管理，企業(yè)可以在激烈的市場競爭環(huán)境下調(diào)整自己的行為，并隨著市場的變化不斷做出有效改變，充分適應(yīng)市場環(huán)境。這要求企業(yè)在發(fā)展市場環(huán)境和企業(yè)長遠目標的基礎(chǔ)上進行預算管理。在具體工作中，首先要以企業(yè)自身的發(fā)展戰(zhàn)略為根本目標，預測不同形勢下的市場變化因素，制定相應(yīng)的經(jīng)營機制，使企業(yè)適應(yīng)各種變化的市場條件。最后，根據(jù)市場變化下企業(yè)的實際情況，不斷調(diào)整，與市場經(jīng)濟同步發(fā)展。

圖1 PDK結(jié)構(gòu)框架圖

異質(zhì)異構(gòu)集成PDK的開發(fā)難點在于多工藝之間的行交互,例如不同工藝的堆疊、圖層、電氣和電磁模型交互[9]。不同工藝之間的交互,主要體現(xiàn)在技術(shù)文件、Pcell和物理驗證文件,需要在一個PDK中同時調(diào)用不同工藝的技術(shù)文件,并且確保PDK集成多個技術(shù)文件不報錯。在此基礎(chǔ)上設(shè)計同時集成兩種工藝的器件,主要包含CDF參數(shù)、Artwork和器件模型,并執(zhí)行滿足多工藝的物理驗證文件無誤。

為實現(xiàn)異質(zhì)異構(gòu)集成PDK的多工藝集成交互,本文提出了一種結(jié)構(gòu)化的開發(fā)方法開發(fā)異構(gòu)集成PDK,這種方法思路清晰、PDK運行速度快、方便迭代維護。通過此方法,技術(shù)文件可以降低出錯率,Pcell和物理驗證文件代碼行數(shù)顯著減少,準確性明顯提升,并提供了更高的性能。異質(zhì)異構(gòu)集成PDK的整體開發(fā)流程如圖2所示。

圖2 異質(zhì)異構(gòu)集成PDK整體開發(fā)流程圖

2 異質(zhì)異構(gòu)集成PDK技術(shù)創(chuàng)新

異質(zhì)異構(gòu)集成PDK構(gòu)建在GaAs工藝和FO-WLP工藝信息基礎(chǔ)之上[10],支持從電路設(shè)計到物理設(shè)計驗證的整個設(shè)計流程。此外,該PDK對異質(zhì)異構(gòu)集成技術(shù)文件、器件模型、Pcell和物理驗證文件進行了創(chuàng)新并提供支持。

2.1 異質(zhì)異構(gòu)集成PDK技術(shù)文件

異質(zhì)異構(gòu)集成PDK技術(shù)文件開發(fā)的主要難點,在于導入不同工藝時圖層編號產(chǎn)生重復沖突和復合工藝襯底文件的開發(fā)。

異質(zhì)異構(gòu)集成PDK技術(shù)文件開發(fā)分為兩個部分,分別為GaAs工藝技術(shù)文件和FO-WLP工藝技術(shù)文件,開發(fā)方法和傳統(tǒng)PDK技術(shù)文件類似。異質(zhì)異構(gòu)集成PDK技術(shù)文件開發(fā)特別要注意圖層信息不能重復,如有問題需要及時和Foundry進行溝通。然后,將開發(fā)完成的GaAs和FO-WLP技術(shù)文件有效地組合為異質(zhì)異構(gòu)集成PDK技術(shù)文件。

為支持多工藝復合襯底協(xié)同EM仿真,在異質(zhì)異構(gòu)集成PDK中搭建GaAs和FO-WLP工藝的襯底模型,襯底材料參數(shù)由工藝對應(yīng)的Foundry提供。在FO-WLP工藝襯底上嵌入“Nested Substrate”,添加需要進行聯(lián)合仿真的GaAs工藝襯底信息,搭建多工藝復合襯底模型,如圖3所示。

圖3 基于FO-WLP和GaAs復合工藝襯底模型

2.2 異質(zhì)異構(gòu)集成pHEMT Pcell

異質(zhì)異構(gòu)集成PDK庫由許多器件的Pcell構(gòu)成,每個Pcell由Symbol、CDF參數(shù)、Callback函數(shù)和Artwork等組成[11],Pcell實際上是一串使用AEL語言編寫的代碼。如果在ADS版圖編輯器中實例化了Pcell的Arwork,設(shè)計者就可以修改器件的參數(shù)進行電路性能的調(diào)整。然而,必須在器件特性允許的參數(shù)范圍內(nèi)進行修改,任何小于或大于限制條件的值都將返回到最小或最大限值,并且CDF參數(shù)及其Callback函數(shù)應(yīng)在器件的原理圖和版圖中保持一致。

為了便于后續(xù)系統(tǒng)級設(shè)計,在GaAs pHEMT Pcell基礎(chǔ)上開發(fā)一個CDF參數(shù),HIExtType(Yes/No),控制pHEMT器件的Artwork是否啟用FO-WLP,其Artwork在GaAs pHEMT基礎(chǔ)上,由源漏柵端口引出PAD搭建GaAs芯片,對GaAs芯片進行模塑,通過3層RDL連接GaAs芯片PAD與樹脂基PAD,實現(xiàn)GaAs pHEMT器件的樹脂基FO-WLP。構(gòu)建完成的異質(zhì)異構(gòu)集成pHEMT器件,允許設(shè)計人員從pallete直接拖放器件到原理圖和版圖上進行仿真設(shè)計。圖4(a)顯示了異質(zhì)異構(gòu)集成pHEMT器件的Symbol,源極、漏極和柵極端口及其FOWLP封裝在器件Symbol中有標記。圖4(b)顯示了相同異質(zhì)異構(gòu)集成pHEMT器件HIExtType參數(shù)為Yes的Artwork。

圖4 異質(zhì)異構(gòu)集成pHEMT Symbol和Artwork

2.3 異質(zhì)異構(gòu)集成pHEMT器件模型

在異質(zhì)異構(gòu)集成實際電路應(yīng)用中,pHEMT器件同樣承擔著放大信號、信號混頻、開關(guān)電路等作用,因此要求pHEMT器件應(yīng)當具備高輸出功率,低噪聲,高線性度,工作頻帶寬等電學特性。為提高異質(zhì)異構(gòu)集成PDK中pHEMT器件特性在多工藝襯底影響下的準確性,研究了一種基于GaAs和樹脂基FO-WLP異質(zhì)異構(gòu)集成的pHEMT器件模型。

該異質(zhì)異構(gòu)集成pHEMT器件結(jié)構(gòu)上類似于樹脂基GaAs pHEMT器件。pHEMT器件的建模,是等效電路模型對器件電熱等物理行為的模擬,其在樹脂基上表現(xiàn)出不同的RF特性,與襯底的寄生效應(yīng)有關(guān)。在對大信號模型準確建模之前,考慮樹脂基襯底寄生效應(yīng)的影響,對小信號進行建模。異質(zhì)異構(gòu)集成pHEMT器件小信號模型的寄生元件分布與器件的物理結(jié)構(gòu)模型緊密相關(guān)聯(lián),物理結(jié)構(gòu)模型如下圖5所示。

圖5 異質(zhì)異構(gòu)集成pHEMT器件的物理結(jié)構(gòu)模型

異質(zhì)異構(gòu)集成pHEMT的大信號模型基于改良的ASM模型開發(fā),ASM是由印度理工學院Khandelwal等人提出的一種物理基模型,用于GaAs,GaN pHEMT器件的精確建模。ASM的核心是量子阱表面勢計算,通過表面勢推導可以得到全部工作區(qū)域內(nèi)連續(xù)、可導的I-V和C-V特性等。模型中所有的參數(shù)提取出來之后,將參數(shù)值輸入ASM模型對應(yīng)值內(nèi)得到異質(zhì)異構(gòu)集成Model文件。將其集成到異質(zhì)異構(gòu)集成PDK,即可進行直流特性與大信號的仿真模擬。

2.4 異質(zhì)異構(gòu)集成PDK DRC

設(shè)計規(guī)則為給定工藝技術(shù)的物理設(shè)計及其版圖連接設(shè)置了限制,在電路設(shè)計流程中,對于檢查錯誤、降低設(shè)計成本和減少設(shè)計失敗風險具有重要作用。異質(zhì)異構(gòu)集成PDK不僅需要同時引入GaA和FO-WLP兩種工藝設(shè)計規(guī)則,并且需要制定關(guān)聯(lián)兩種工藝的新規(guī)則,以確保兩種工藝異構(gòu)集成的版圖設(shè)計符合工藝要求。該PDK制定了GaAs工藝頂部金屬層GaAs M2和FO-WLP工藝底部金屬連接層FOWLP P1的連接關(guān)系等設(shè)計規(guī)則,GaAs M2和FOWLP P1的三維結(jié)構(gòu)連接圖如圖6所示。GaAs M2和FOWLP P1的連接規(guī)則是一種跨越不同工藝的enclosure設(shè)計規(guī)則,圖形示意圖如圖7所示。

圖6 GaAs M2和FOWLP P1的三維結(jié)構(gòu)連接圖

圖7 GaAs M2和FOWLP P1的enclosure設(shè)計規(guī)則圖形示意圖

GaAs M2和FOWLP P1的enclosure DRC開發(fā)難點在于,需要同時調(diào)用兩種不同工藝的圖層進行DRC檢查。在開發(fā)Pcell的過程中GaAs pHEMT和FOWLP的工藝圖層信息已經(jīng)重新在boot文件中完成定義,同時涉及兩種工藝DRC的工藝圖層運算需要在boot中進行,以確保3D HI PDK的DRC跨越不同工藝可以正常進行檢查。

2.5 異質(zhì)異構(gòu)集成PDK LVS

LVS確保了集成電路版圖設(shè)計和電路原理圖設(shè)計相匹配,盡管有效的DRC驗證檢查確保了版圖設(shè)計符合特定的工藝規(guī)則,但是不能保證版圖信息、器件連接與實際設(shè)計電路完全一致,這就需要LVS對版圖和原理圖的器件類型、器件參數(shù)、連接情況進行驗證,以確保制造出來預期的電路。異質(zhì)異構(gòu)集成PDK LVS開發(fā)與傳統(tǒng)PDK類似。

器件識別是LVS和寄生提取中的一個關(guān)鍵步驟,用于識別版圖中的器件及其連接端口。由于pHEMT的柵極使用肖特基接觸,源極和漏極使用歐姆接觸,并且端口不能互換,因此我們通過圖層定義和運算來識別器件并區(qū)分端口。pHEMT耗盡型器件ADS LVS的代碼片段如圖8所示,通過代碼識別版圖中的器件識別層及其三個端口,并可以在網(wǎng)表中導出。異質(zhì)異構(gòu)集成PDK LVS還有一個關(guān)鍵步驟為連接關(guān)系定義,需要對不同工藝芯片/結(jié)構(gòu)界面進行定義,構(gòu)建其連接關(guān)系,以檢查版圖中跨越不同工藝的連接是否存在問題。

圖8 pHEMT耗盡型器件ADS LVS代碼片段

3 異質(zhì)異構(gòu)集成PDK應(yīng)用驗證

本章節(jié)介紹基于GaAs和FO-WLP工藝的異質(zhì)異構(gòu)集成PDK的應(yīng)用驗證,以確保PDK的準確性和有效性。使用該異質(zhì)異構(gòu)集成PDK中GaAs工藝庫,電路設(shè)計人員可以使用傳統(tǒng)的MMIC設(shè)計工作流程來構(gòu)建和仿真電路,并且可以構(gòu)建與版圖相關(guān)聯(lián)的原理圖執(zhí)行電氣仿真。在原理圖仿真之后,設(shè)計人員可以使用原理圖和EM聯(lián)合仿真來得到更準確的仿真結(jié)果。采用異質(zhì)異構(gòu)集成PDK設(shè)計微波段單刀雙擲開關(guān)及其FO-WLP電路[12],仿真結(jié)果與封裝前的設(shè)計結(jié)果對比,以驗證PDK的有效性和準確性。圖9顯示了微波頻段單刀雙擲開關(guān)的封裝電路。圖10顯示了微波頻段單刀雙擲開關(guān)的封裝電路3D結(jié)構(gòu)圖。

圖9 開關(guān)扇出型封裝電路圖

在通過DRC和LVS驗證之后,得到電路封裝前后仿真的S參數(shù)結(jié)果如圖11所示。通過對比分析,開關(guān)電路封裝后的回波損耗S11、S22雖然都小于-13 dB,但由于封裝電路中存在電阻、電感引起諧振點偏移,回波損耗趨勢和封裝前有所差別。開關(guān)電路封裝后的插入損耗S21和隔離度S31、S32基本和封裝前設(shè)計結(jié)果相吻合。結(jié)果證明,本文所設(shè)計的異質(zhì)異構(gòu)集成PDK具有較高的準確性和可靠性,能滿足異質(zhì)異構(gòu)集成電路的設(shè)計要求。最后將封裝完成的單刀雙擲開關(guān)電路作為IP電路引入異質(zhì)異構(gòu)集成PDK,方便后續(xù)系統(tǒng)級設(shè)計調(diào)用。

圖11 封裝前后單刀雙擲開關(guān)S參數(shù)仿真結(jié)果

4 結(jié)束語

為進一步推進異質(zhì)異構(gòu)集成電路設(shè)計研究,本文提出一種基于GaAs和FO-WLP工藝的異質(zhì)異構(gòu)集成PDK,經(jīng)過前期評估測試到后期開發(fā)驗證,較完整的解決了一些目前異質(zhì)異構(gòu)集成PDK開發(fā)的技術(shù)問題,并驗證了該PDK的準確性和可靠性。隨著異質(zhì)異構(gòu)集成PDK的成功設(shè)計和實現(xiàn),電路研究人員能夠從復雜和困難的工作中解脫出來,設(shè)計將更加高效。我們相信這個異質(zhì)異構(gòu)集成PDK的設(shè)計將為電路研究人員提供條件開發(fā)創(chuàng)新電路,并為推進異質(zhì)異構(gòu)集成電路設(shè)計研究發(fā)揮重要作用。