高頻變壓器導(dǎo)通電流高速采集系統(tǒng)的研究與設(shè)計(jì)

王南，楊晨，田相鵬

（恩施州紅巖寺微波站，湖北恩施，445000）

0 引言

高頻變壓器作為開關(guān)電源中關(guān)鍵的器件之一，對電源的安全、穩(wěn)定運(yùn)行具有重要作用，其中高頻變壓器的導(dǎo)通電流數(shù)據(jù)作為表征高頻變壓器安全運(yùn)行的主要參數(shù)，對高頻變壓器的導(dǎo)通電流數(shù)據(jù)采集和分析具有重要作用。目前對高頻變壓器運(yùn)行情況（主要是否飽和情況）進(jìn)行測量與判斷的方法主要是用示波器觀測電流波形[1~2]，或者給高頻變壓器添加偏置電流再測量電感[3~4]，根據(jù)電感量來判斷是否飽和，這種定性的觀測方法準(zhǔn)確度較低。文獻(xiàn)[5]采用了自動測量方法來評估高頻變壓器的電參數(shù)，但主要用來評估溫升直流損耗，對是否飽和無法評估。因此，有必要對電流數(shù)據(jù)進(jìn)行采集，以便精確地分析高頻變壓器的關(guān)鍵電參數(shù)，比如飽和電流、伏秒容量、飽和電感等。由于高頻變壓器的導(dǎo)通電流上升速度非?？欤枰捎酶咚贁?shù)據(jù)采集系統(tǒng)配合精確的H 橋控制邏輯，才能實(shí)現(xiàn)對電流數(shù)據(jù)的采集。因此，本文在已有基礎(chǔ)上[6]，運(yùn)用FPGA、高速ADC和SOPC 技術(shù)，進(jìn)一步提高采樣率，實(shí)現(xiàn)了最高20MSPS的采樣速率，而且對電路及結(jié)構(gòu)進(jìn)行了優(yōu)化，比如在FPGA中增加了死區(qū)時(shí)間產(chǎn)生器，更改了用74 芯片設(shè)計(jì)的邏輯保護(hù)電路等，為后續(xù)對高頻變壓器電參數(shù)的分析與測試具有重要的作用。

1 總體設(shè)計(jì)方案

如圖1 所示為本文提出的基于SOPC[7~8]的高頻變壓器導(dǎo)通電流采集系統(tǒng)結(jié)構(gòu)圖。整個系統(tǒng)結(jié)構(gòu)分為兩個部分：一是FPGA 內(nèi)部邏輯電路，主要模塊電路有：NIOSII 處理器電路、自定義IP 核電路和對外接口電路，這部分電路是運(yùn)用Verilog 開發(fā)的數(shù)字控制邏輯電路。二是FPGA 外部電路，該部分電路主要有3 個部分構(gòu)成：H 橋驅(qū)動電路、ADC 隔離采樣電路和電源電路。

圖1 系統(tǒng)整體架構(gòu)示意圖

FPGA 內(nèi)部電路主要是數(shù)字邏輯電路。NIOSII 處理器電路是一個能讓NIOSII 運(yùn)行的最小系統(tǒng)電路。對外接口邏輯電路主要是基于Uart 通信的串口屏顯示和上位機(jī)軟件，通過外接顯示屏可以實(shí)時(shí)顯示采樣到的電流波形，也可以連接上位機(jī)軟件將電流數(shù)據(jù)發(fā)送到上位機(jī)。自定義IP 核是本文的核心控制邏輯電路，該電路實(shí)現(xiàn)H 橋控制邏輯與ADC 數(shù)據(jù)采樣的同步精確控制，即當(dāng)H 橋打開給高頻變壓器施加激勵時(shí)，ADC 驅(qū)動電路要同步進(jìn)行數(shù)據(jù)存儲；當(dāng)H 橋關(guān)閉時(shí)，ADC 驅(qū)動電路要同步進(jìn)行關(guān)閉；當(dāng)采樣完成后還需要給NIOSII 處理器發(fā)送采樣完成信號。

FPGA 外部電路中，H 橋驅(qū)動電路運(yùn)用光耦隔離，實(shí)現(xiàn)低壓的邏輯電路與大電流的H 橋電路隔離，保障低壓控制電路的安全、穩(wěn)定運(yùn)行。ADC 采樣電路主要包含一個隔離運(yùn)放和ADC 采樣電路，隔離運(yùn)放的作用和光耦類似，也是實(shí)現(xiàn)大電流的H 橋電路與低壓的弱電電路隔離，同時(shí)隔離運(yùn)放還起到一個濾波和放大的作用，由于隔離運(yùn)放[9]對高頻信號具有很好的濾波效應(yīng)，在本系統(tǒng)的應(yīng)用中將極大地減小了導(dǎo)通電流的高頻干擾。電源電路分為兩部分，一個是給H 橋供電的24VDC/20A 的大電流電源，一個是給低壓控制電路供電的輔助電源，輔助電源部分均采用隔離電源，從而實(shí)現(xiàn)低壓控制電路與大電流的H 橋測量電路電氣隔離。

2 硬件電路設(shè)計(jì)

硬件電路主要包含三個部分：H 橋驅(qū)動電路、高速ADC 采樣電路和FPGA 內(nèi)部邏輯控制電路。H 橋電路實(shí)現(xiàn)對待測的高頻變壓器施加激勵信號；高速ADC 電路實(shí)現(xiàn)電流信號的高速采樣，通常開關(guān)電源PWM 的時(shí)鐘都在幾十或者幾百kHz，有的甚至達(dá)到MHz 級別，即電感充放電的時(shí)間在幾十或者幾百μs，因此需要用到高速ADC 來實(shí)現(xiàn)信號采集；由于傳統(tǒng)的單片機(jī)無法實(shí)現(xiàn)高速ADC 接口設(shè)計(jì)，因此本系統(tǒng)需要運(yùn)用FPGA來實(shí)現(xiàn)高速ADC的控制與信號采集。

2.1 H 橋驅(qū)動電路

控制信號從FPGA 的引腳發(fā)出，經(jīng)過光耦隔離后，到達(dá)MOS 驅(qū)動芯片。光耦選擇高速光耦芯片TLP2362。MOS 驅(qū)動H 橋電路如圖2 所示，驅(qū)動芯片選擇IR2110S 芯片，該芯片為雙路驅(qū)動芯片，可同時(shí)驅(qū)動高壓側(cè)和低壓側(cè)的MOS 管。當(dāng)驅(qū)動端口HL+和HR-為高電平，HL-和HR+為低電平時(shí)，MOS 管Q1 和Q4 導(dǎo)通，Q2 和Q3 截止，待測高頻變壓器導(dǎo)通，導(dǎo)通電流從零開始逐漸增加，采樣電阻R24 和R25 上電壓從零開始上升；當(dāng)驅(qū)動端口HL+和HR-為低電平，HL-和HR+為高電平時(shí)，MOS 管Q1 和Q4 截止，Q2 和Q3 導(dǎo)通，待測高頻變壓器被施加反向電壓，導(dǎo)通電流逐漸減小，采樣電阻R24 和R25 上電壓逐漸減小。電阻R37 和R38 是在MOS 管處于打開與關(guān)斷的死區(qū)電壓時(shí)間段，為高頻變壓器提供一個能量釋放通道。通過ADC 檢測采樣電阻R24和R25 上的電壓值就可以計(jì)算得到高頻變壓器的導(dǎo)通電流值。

圖2 H 橋驅(qū)動電路

2.2 電流采樣電路

電流采樣電路如圖3 所示，該電路為ADC 采樣電路的信號處理部分，主要功能是對高頻變壓器的電流信號進(jìn)行濾波與放大處理。本系統(tǒng)中考慮了低壓弱電部分與大電流的H 橋部分的電氣隔離，因此ADC 采樣電路部分采用了隔離運(yùn)算放大器電路。隔離運(yùn)算放大器采用芯片AMC1200，該芯片具有獨(dú)特的線性、高輸入共模抑制、低直流誤差低溫漂，另外該芯片具有很好地濾除高頻噪聲的能力，而且自帶放大8 倍的效果，非常適合電流采樣中的小信號高噪聲信號處理。本系統(tǒng)中AMC1200 的輸入方式為單端輸入，由于AMC1200 的輸出是差分信號，因此，需要用運(yùn)放UD1A 將差分信號轉(zhuǎn)換為單端信號，該信號再通過一個簡易的RC 濾波器后得到信號ADC_LI，然后將該信號接到高速ADC 的模擬輸入引腳。

圖3 電流采樣電路

高速ADC 芯片選擇恩瑞浦公司生產(chǎn)的3PA1030，是一款恩瑞浦推出的單電壓芯片，10 位，50MSPS（Million Samples Per Second，每秒采樣百萬次）模數(shù)轉(zhuǎn)換器，本系統(tǒng)中由于需要考慮到FPGA 內(nèi)部電路狀態(tài)切換，目前采樣率只設(shè)計(jì)為20MSPS。

2.3 FPGA 內(nèi)部電路

如圖4 所示為FPGA 內(nèi)部電路設(shè)計(jì)。主要包含NIOSII處理器、采樣控制自定義IP 核電路、Uart 通訊模塊、SDRAM 控制器和EPCS flash 控制器等。其中自定義IP 核電路包含ADC 模塊驅(qū)動電路、采樣控制邏輯、H 橋控制電路和雙端口RAM 存儲電路，其中采樣控制包含總線接口、采樣控制狀態(tài)機(jī)和H 橋驅(qū)動狀態(tài)機(jī)。Uart1 連接串口屏，實(shí)現(xiàn)人機(jī)交互；Uart0 連接電腦的串口助手，用于將采樣數(shù)據(jù)發(fā)送到上位機(jī)；自定義IP 核電路負(fù)責(zé)協(xié)調(diào)ADC 驅(qū)動控制、H 橋控制和雙端口RAM 對ADC 高速采樣數(shù)據(jù)的存儲，同時(shí)，也負(fù)責(zé)把采集到的數(shù)據(jù)通過Avalon-MM 總線發(fā)送給NIOSII處理器。

圖4 FPGA 內(nèi)部電路結(jié)構(gòu)圖

本系統(tǒng)中應(yīng)用雙端口RAM 實(shí)現(xiàn)數(shù)據(jù)緩存，因?yàn)楦咚貯DC 采樣速率很高（20MSPS），高速率的數(shù)據(jù)無法實(shí)時(shí)傳輸給NIOSII 處理器。因此，在數(shù)據(jù)采樣過程中，將數(shù)據(jù)臨時(shí)存儲在雙端口RAM 中，當(dāng)數(shù)據(jù)采集完成后，NIOSII 處理器再從雙端口RAM 中讀取數(shù)據(jù)即可。

FPGA 內(nèi)部的各個IP 核電路，運(yùn)用quartusII 內(nèi)的Platform Designer 工具來進(jìn)行連接集成。其中Nios II 處理器是Qsys 系統(tǒng)中最為核心的一個IP 核，它是系統(tǒng)的調(diào)控中心，負(fù)責(zé)中斷分配、地址管理、內(nèi)存調(diào)度等控制任務(wù)。Nios II 和各個外設(shè)控制器之間通過Avalon 總線通信。

3 軟件設(shè)計(jì)

軟件設(shè)計(jì)分為兩個部分，一個是自定義IP 核的運(yùn)行流程，需要說明的是，該運(yùn)行流程不是嚴(yán)格意義的“軟件”，該部分執(zhí)行機(jī)構(gòu)是用Verilog 設(shè)計(jì)的數(shù)字電路。另一個部分是在NIOSII 處理器中運(yùn)行的C 語言代碼設(shè)計(jì)。

3.1 自定義IP 核運(yùn)行流程

如圖5 所示為自定義IP 核狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換圖，在上電后默認(rèn)情況處于初始狀態(tài)；當(dāng)狀態(tài)機(jī)收到NiosII 處理器發(fā)出的開始采樣命令后，狀態(tài)機(jī)轉(zhuǎn)到開始采樣前半周狀態(tài)；在采樣前半周狀態(tài)，H 橋開始動作，高頻變壓器充電，ADC采樣有效，開始數(shù)據(jù)采樣；當(dāng)采樣數(shù)據(jù)達(dá)到設(shè)定值時(shí)，轉(zhuǎn)到死區(qū)時(shí)間生成狀態(tài)；在死區(qū)時(shí)間生成狀態(tài)，H 橋處于關(guān)閉狀態(tài)，防止H 橋的上下半橋同時(shí)導(dǎo)通，造成MOS 開關(guān)管燒毀，死區(qū)時(shí)間完成后進(jìn)入開始采樣后半周狀態(tài)；在采樣后半周狀態(tài)，H 橋切換，高頻開關(guān)電源放電，當(dāng)采樣數(shù)據(jù)達(dá)到設(shè)定值時(shí)，采樣結(jié)束，狀態(tài)機(jī)轉(zhuǎn)入采樣完成狀態(tài)。在采樣完成狀態(tài)，samper_ok 信號輸出高電平，指示采樣完成，NiosII 采樣到該信號為高電平時(shí)，開始在雙端口RAM 中讀取數(shù)據(jù)，當(dāng)數(shù)據(jù)讀取完成后，NiosII 處理器給寄存器sp_start_reg 寫入0x00，狀態(tài)機(jī)轉(zhuǎn)入初始狀態(tài)，以備下一次測量。

圖5 自定義IP 核運(yùn)行狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖

H 橋的輸出是根據(jù)控制邏輯的狀態(tài)變量來實(shí)現(xiàn)的，即在初始狀態(tài)和采樣完成狀態(tài)H 橋的HL+、HR-、HL-和HR+均為低電平，此時(shí)待測電感處于關(guān)閉狀態(tài)；在開始采樣前半周狀態(tài)時(shí)，HL+和HR-為高電平，HL-和HR+為低電平；在采樣后半段狀態(tài)時(shí)，端口HL+和HR-為低電平，HL-和HR+為高電平。另外由于驅(qū)動芯片IR2110S 無死區(qū)電壓保護(hù)機(jī)制，需要用FPGA 邏輯來產(chǎn)生一個死區(qū)時(shí)間，因此在開始采樣前半周完成后，需要進(jìn)入死區(qū)時(shí)間生成狀態(tài)，在該狀態(tài)下，H 橋的HL+、HR-、HL-和HR+均為低電平。

3.2 NIOSII 軟件設(shè)計(jì)

本系統(tǒng)中采樣與算法計(jì)算需要的時(shí)間相對較長，輔助功能中的LED 指示燈需要較長時(shí)間的延時(shí)，而與串口屏的通信的實(shí)時(shí)性要求較高?？梢钥吹矫總€功能模塊對時(shí)間的延時(shí)不相同，為了簡化應(yīng)用程序的編程，本系統(tǒng)采用ucOS 操作系統(tǒng)來實(shí)現(xiàn)。設(shè)計(jì)了3 個任務(wù)，分別是電流采樣、串口屏通信和輔助功能。

如圖6 所示為電流采樣的軟件流程圖。上電后，進(jìn)行系統(tǒng)初始化。然后系統(tǒng)就一直監(jiān)測Uart屏上的開始測量按鈕是否被按下，當(dāng)開始測量按鈕被按下時(shí)，系統(tǒng)開始測量，首先會給自定義IP 核發(fā)送參數(shù)（采樣間隔時(shí)間和采樣數(shù)據(jù)量），然后再給自定義IP 核發(fā)送開始測量命令0xaa，此時(shí)自定義IP 核會輸出開關(guān)管的開啟與關(guān)閉邏輯，同時(shí)進(jìn)行高頻變壓器電感電流數(shù)據(jù)的采樣，并存儲在自定義IP 核內(nèi)的雙端口RAM 中。然后軟件會一直查詢自定義IP 核是否采樣完成，當(dāng)采樣完成后，讀取雙端口RAM 中的采樣到的電流數(shù)據(jù)，當(dāng)數(shù)據(jù)讀取完成后，軟件給自定義IP 核發(fā)送結(jié)束采樣命令0x00。最后進(jìn)行電流數(shù)據(jù)處理。

圖6 NIOSII 處理器內(nèi)電流采樣流程圖

4 實(shí)驗(yàn)效果

本系統(tǒng)的FPGA 最小系統(tǒng)模塊和高速ADC 模塊選擇正點(diǎn)原子的EP4CE10 最小系統(tǒng)板和雙路高速AD 模塊。搭建的硬件測試平臺如圖7 所示。在測量電流時(shí)，采樣間隔固定的設(shè)置為0.1μs（最高可實(shí)現(xiàn)0.05μs），根據(jù)設(shè)定采樣數(shù)據(jù)量，即可控制給高頻變壓器施加激勵的時(shí)間，通常來說，隨著施加激勵的時(shí)間逐漸增加，高頻變壓器會出現(xiàn)飽和現(xiàn)象，此時(shí)電流曲線斜率會快速增加，形成突變波形。

圖7 系統(tǒng)硬件實(shí)物圖

如圖8 所示為在上位機(jī)上收到的電流數(shù)據(jù)，可以看到，當(dāng)給高頻變壓器施加激勵的時(shí)間為50μs 時(shí)，電流曲線的斜率總體是線性的（也有微小的波動）；當(dāng)激勵時(shí)間加到65μs時(shí)，可以看到曲線在末尾段，明顯出現(xiàn)斜率突增的情況，可以根據(jù)這個特性來判斷高頻變壓器是否飽和，也可以根據(jù)施加激勵的電壓和時(shí)間來精確計(jì)算高頻變壓器的容量、飽和電流等參數(shù)，為高頻變壓器的電參數(shù)評估起到重要作用。

圖8 上位機(jī)采樣到的電流數(shù)據(jù)

5 結(jié)論

本文設(shè)計(jì)的基于SOPC 的針對高頻變壓器導(dǎo)通電流高速測量系統(tǒng)，實(shí)現(xiàn)了對導(dǎo)通電流的精確測量。通過對導(dǎo)通電流的測量，可以精確評估和計(jì)算高頻變壓器的飽和電流、伏秒容量等參數(shù)，對開關(guān)電源設(shè)計(jì)和安全運(yùn)行評估具有重要的指導(dǎo)意義。本系統(tǒng)目前可實(shí)現(xiàn)最低0.05μs 的采樣間隔，最大實(shí)現(xiàn)20A 的導(dǎo)通電流測量，滿足小功率開關(guān)電源的設(shè)計(jì)驗(yàn)證需求。后續(xù)還將進(jìn)一步升級優(yōu)化，實(shí)現(xiàn)更快速更大電流容量的測量系統(tǒng)。