基于AD9361的數(shù)據(jù)采集與回放系統(tǒng)

羅義軍,許 強(qiáng)

(武漢大學(xué)電子信息學(xué)院,湖北武漢 430072)

0 引言

隨著電子信息產(chǎn)業(yè)的高速發(fā)展,電子行業(yè)對數(shù)據(jù)采集回放系統(tǒng)提出了更高的要求,數(shù)據(jù)采集回放系統(tǒng)廣泛應(yīng)用于通信、雷達(dá)等科研領(lǐng)域,目前正朝著高速、高精度和高集成度的方向發(fā)展[1]。數(shù)字通信環(huán)境每時每刻都需要對信號進(jìn)行采集回放處理,通過該系統(tǒng)可將無法實(shí)時處理的信號存儲后再處理以及將采集的信號在其他地點(diǎn)重現(xiàn)[2]。隨著5G建設(shè)進(jìn)程的不斷加快,在各種通信測試中,需要產(chǎn)生特殊多變且更高頻的信號用以檢測產(chǎn)品以及設(shè)備的性能指標(biāo)。因此,設(shè)計一種可以根據(jù)用戶的需求,產(chǎn)生測試射頻信號的信號采集與回放系統(tǒng),具有較高的實(shí)用價值與應(yīng)用前景。

文獻(xiàn)[3]介紹了一種DSP+ADC的數(shù)據(jù)采集系統(tǒng),通過以太網(wǎng)通信將數(shù)據(jù)傳送給上位機(jī)。文獻(xiàn)[4]介紹了一種以Flash作為存儲介質(zhì)的數(shù)據(jù)采集系統(tǒng)。這兩種方案均缺少回放功能,并且DSP處理能力受限,Flash的存儲速度與容量也遠(yuǎn)不如PCIe總線。文獻(xiàn)[5]加入了回放功能,使用PXIe總線傳輸,速度大幅提升,但系統(tǒng)缺乏射頻端的設(shè)計,無法覆蓋更高的頻段。文獻(xiàn)[6]采用國產(chǎn)化器件,但功能還不夠全面,系統(tǒng)的整體性能也不如采用當(dāng)下主流器件的系統(tǒng)性能好。

基于以上背景,采取FPGA+AD9361的方案設(shè)計采集回放系統(tǒng),兩板之間通過FMC接口(FPGA mezzanine card)進(jìn)行數(shù)據(jù)和控制信號的交互[7]。選擇這種設(shè)計的好處在于:射頻信號的收發(fā)能夠和FPGA的基帶處理分開,便于驗(yàn)證采集回放子板芯片的功能。同時,可根據(jù)不同的項(xiàng)目需求選擇相應(yīng)的載板,具有良好的可擴(kuò)展性,在設(shè)計上能夠節(jié)約時間成本。

使用MicroBlaze軟核可通過動態(tài)軟件編程配置硬件設(shè)備,在不改變硬件系統(tǒng)的前提下,利用軟件開發(fā)實(shí)現(xiàn)其平臺不同的功能。充分利用AD9361的兩發(fā)兩收通道的特性,可實(shí)現(xiàn)快速頻點(diǎn)切換且響應(yīng)迅速的矢量信號源功能。

數(shù)據(jù)傳輸部分采用PCIe總線配合上位機(jī),AD/DA端的低速數(shù)據(jù)通過DDR3緩存模塊整合成高速數(shù)據(jù)后與PCle總線交互,實(shí)現(xiàn)大吞吐量的數(shù)據(jù)傳輸功能。DDR3封裝為SODIMM,容量為8 GB。PCIe接口采用PCIe2.0x4接口,可提供的帶寬最高可達(dá)2 GB/s。

1 系統(tǒng)整體設(shè)計

1.1 系統(tǒng)整體結(jié)構(gòu)

整個系統(tǒng)的結(jié)構(gòu)框架如圖1所示。圖1左側(cè)為射頻信號收發(fā)模塊,負(fù)責(zé)完成射頻信號的放大、變頻、采集回放、濾波等工作,是射頻信號和基帶信號相互轉(zhuǎn)換的橋梁。接收部分采用零中頻的架構(gòu)。圖1右側(cè)為FPGA模塊,該模塊帶有FMC接口,與采集回放子板相連,負(fù)責(zé)接收和發(fā)射基帶數(shù)據(jù),同時緩存上位機(jī)編譯后的指令,讓CPU進(jìn)行取指操作完成芯片初始化。

圖1 系統(tǒng)結(jié)構(gòu)框架圖

PC上位機(jī)配合Uart模塊,負(fù)責(zé)打印配置信息。PC上位機(jī)產(chǎn)生基帶信號源經(jīng)PCIe下發(fā)到射頻捷變收發(fā)器的發(fā)射端,以產(chǎn)生適應(yīng)性強(qiáng)的矢量信號源。采集數(shù)據(jù)流通過DDR3緩存后經(jīng) PCIe上行通道傳輸?shù)絇C上位機(jī)存儲,再通過 PCIe下行通道經(jīng)DDR3緩存后發(fā)送到 AD9361的發(fā)射端進(jìn)行回放,實(shí)現(xiàn)信號的采集存儲回放。

1.2 器件選型

高速信號采集子板是采集回放系統(tǒng)的重要組成部分,影響著系統(tǒng)的整體性能。本系統(tǒng)要求對頻率范圍70 MHz～6 GHz的射頻信號進(jìn)行接收處理和發(fā)送。根據(jù)奈奎斯特采樣定理,為了抑制頻譜混疊,直接采樣要求采樣率高達(dá)GHz,因此需要將射頻信號下變頻到零中頻信號,再經(jīng)過高速ADC芯片轉(zhuǎn)換到數(shù)字域中處理[8]。

在AD936x同系列的芯片中,AD9363支持的工作頻段較窄,AD9364僅有一條發(fā)射通道和一條接收通道。AD9361具有兩發(fā)兩收通道,有效位數(shù)12位,最高采樣率達(dá)61.44 MSPS。綜合考慮面積、通道個數(shù)、接口協(xié)議以及價格等方面,AD9361這款芯片最具性價比。

實(shí)現(xiàn)PC上位機(jī)與采集子板之間的高速數(shù)據(jù)交互與命令控制,可采用USB3.1、萬兆網(wǎng)口、PCIe接口等方式。普通的PC機(jī)無法滿足USB3.1和萬兆網(wǎng)口的硬件需求。綜合考慮傳輸速率、通用性、性價比,最終選取PCIe接口的傳輸方式。

本系統(tǒng)子板采用的芯片為AD9361射頻捷變收發(fā)芯片,載板采用XC7K325TFFG900,外掛一片8 GB的DDR3內(nèi)存條。PCIe 接口使用金手指插槽。載板與子板實(shí)物圖及測試環(huán)境如圖2、圖3所示。

圖2 載板與子板實(shí)物圖

圖3 測試環(huán)境

2 系統(tǒng)硬件設(shè)計

2.1 整體邏輯設(shè)計

本次開發(fā)采用K7系列FPGA內(nèi)嵌的MicroBlaze軟核處理器實(shí)現(xiàn)AD9361寄存器的配置。AXI-interconnect是CPU與各外設(shè)互聯(lián)的AXI總線互聯(lián)模塊,接下來介紹的所有外設(shè)IP都需要掛在該總線橋上才能和MicroBlaze之間進(jìn)行指令與數(shù)據(jù)傳輸。將AD9361的初始化配置參數(shù)用軟件編譯,編譯指令緩存至內(nèi)存空間BRAM,CPU訪問內(nèi)存獲取指令驅(qū)動SPI、GPIO外設(shè)來配置AD9361。AD9361與基帶數(shù)據(jù)處理底板之間的數(shù)據(jù)接口配置為LVDS,數(shù)據(jù)速率選擇DDR(雙倍數(shù)據(jù)速率)模式并使其工作在FDD模式[9]。據(jù)此設(shè)計了AD9361 RX/TX數(shù)據(jù)接口模塊,AXI_Lite IP核來精準(zhǔn)調(diào)整數(shù)據(jù)時延。UART模塊結(jié)合APB Bridge完成PC端與FPGA的低速數(shù)據(jù)交互。DDR3作為PCIe總線高速傳輸數(shù)據(jù)的緩存。系統(tǒng)的邏輯設(shè)計頂層結(jié)構(gòu)圖如圖4所示。

圖4 系統(tǒng)邏輯設(shè)計頂層結(jié)構(gòu)圖

2.2 AD9361數(shù)字接口模塊設(shè)計

在AD9361解除休眠狀態(tài)后,會送給FPGA一個差分時鐘DATA_CLK_P,該時鐘的上升沿采樣I路數(shù)據(jù),下降沿采樣Q路數(shù)據(jù)。DDR差分信號進(jìn)入FPGA后要先經(jīng)過IBUFDS原語將差分信號轉(zhuǎn)為單端信號,數(shù)據(jù)轉(zhuǎn)為單端后需要使用IDELAY原語將接收數(shù)據(jù)動態(tài)調(diào)整至隨路時鐘(data_clk)上升沿能夠采到的位置,IDELAY原語需要配合IDELAYCTRL使用,IDELAYCTRL需要一個200 MHz的參考時鐘,由FPGA底板上的50 MHz晶振經(jīng)過鎖相環(huán)產(chǎn)生,具體延時通過軟件側(cè)下發(fā)指令給AXI_Lite IP核來精準(zhǔn)調(diào)整數(shù)據(jù)時延。經(jīng)過測試,每延遲一個tap延時78 ns,本實(shí)驗(yàn)將tap值設(shè)為8。數(shù)據(jù)經(jīng)過延時調(diào)整后要經(jīng)過IDDR原語,原語使用SAME_EDGE_PIPLINE的模式。

以上為數(shù)字接口的RX接收部分設(shè)計原理,TX發(fā)射部分同理。AD9631的I/Q數(shù)據(jù)處理數(shù)字接口框圖如圖5所示。

圖5 AD9361 I/Q數(shù)據(jù)處理數(shù)字接口框圖

2.3 MicroBlaze及AXI總線互聯(lián)模塊設(shè)計

MicroBlaze是一款采用RISC指令集、哈佛體系結(jié)構(gòu)嵌入式軟核處理器[10]。MicroBlaze相當(dāng)于在FPGA內(nèi)部利用LUT等邏輯資源綜合出一個CPU,在這個CPU上執(zhí)行C語言配置AD9361的軟件程序即可實(shí)現(xiàn)軟件配置無線電平臺的需求。

AD9361需要對其射頻模塊工作狀態(tài)機(jī)部分進(jìn)行控制才能使其正常收發(fā)射頻信號。AXI_GPIO可以將邏輯部分的GPIO信號通過AXI總線接口與軟件部分連接,軟件部分通過AXI接口的地址映射找到GPIO外設(shè),讀寫該IP核的控制寄存器即可控制邏輯部分GPIO端口的狀態(tài),從而配置AD9361的控制引腳。

AD9361提供了標(biāo)準(zhǔn)的四線SPI接口用于芯片內(nèi)部寄存器的配置。根據(jù)AD9361芯片手冊的SPI時序要求:tcp最小值為20 ns,表示SPI時鐘最高50 MHz,邏輯側(cè)產(chǎn)生該時鐘不能超過這個值。

SPI時鐘頻率計算如式(1)所示,其中,ext_spi_clk時鐘頻率為100 MHz,頻率比例設(shè)為16,經(jīng)計算可得,主從設(shè)備之間用于配置寄存器數(shù)據(jù)的SPI時鐘為6.25 MHz,滿足要求的同時還留有足夠時序裕量。

(1)

APB(advanced peripheral bus) 作為高級外設(shè)總線是AMBA協(xié)議之一,主要用于和低速以及低功耗的外設(shè)通信,該總線中唯一的主設(shè)備為APB Bridge,可以鎖存總線所有的地址、數(shù)據(jù)和控制信號[11]。使用Xil_In32( )和Xil_Out32( )函數(shù)可以實(shí)現(xiàn)讀取或?qū)懭雰?nèi)存數(shù)據(jù),每次操作32位?；鶐?shù)據(jù)處理模塊的關(guān)鍵信息,通過異步FIFO轉(zhuǎn)換時鐘域,采用APB協(xié)議經(jīng)Xil_In32( )函數(shù)讀取到PC上位機(jī),并轉(zhuǎn)換數(shù)據(jù)格式在串口打印,方便檢驗(yàn)通信系統(tǒng)的功能;同時,在PC端可由Xil_Out32( )函數(shù)寫入數(shù)據(jù),經(jīng)APB協(xié)議和異步FIFO緩存初始參數(shù),可實(shí)現(xiàn)PC端對基帶源初始參數(shù)的設(shè)置。通過ad9361_spi_read( )可回讀配置AD9361時關(guān)鍵寄存器的值,以此驗(yàn)證AD9361芯片的初始化情況。

2.4 PCIe傳輸與DDR3緩存模塊設(shè)計

PCIe總線的主要功能為實(shí)現(xiàn)FPGA與PC上位機(jī)之間的高速數(shù)據(jù)交互與命令控制。由于傳輸速率不匹配,采集數(shù)據(jù)需要經(jīng)過DDR3緩存后經(jīng)PCIe上行鏈路上傳至上位機(jī)。同理,回放數(shù)據(jù)通過PCIe下行鏈路下發(fā)至DDR3后配置AD9361芯片的發(fā)射端。

AD9361的一路I/Q的數(shù)據(jù)位寬為12 bit,其中有1 bit符號位,其余為數(shù)據(jù)位。兩發(fā)兩收一共48 bit的數(shù)據(jù)。為方便后續(xù)處理,將12位寬數(shù)據(jù)擴(kuò)展符號位至16位,因此一共有64 bit的數(shù)據(jù)。

DDR3數(shù)據(jù)緩存模塊復(fù)位后,數(shù)據(jù)緩存到模塊內(nèi)部的異步寫FIFO中,將64 bit數(shù)據(jù)位寬轉(zhuǎn)化為512 bit數(shù)據(jù)位寬。模塊會監(jiān)測上述寫FIFO內(nèi)的512 bit位寬的數(shù)據(jù)個數(shù),當(dāng)該FIFO緩存的緩存數(shù)據(jù)數(shù)量超過一個AXI寫burst長度時,通過AXI AW/W/B 3個通道將FIFO緩存中的數(shù)據(jù)發(fā)送到DDR3中進(jìn)行存儲。同時使用讀寫指針wr_ptr、rd_ptr對DDR3中的數(shù)據(jù)塊進(jìn)行管理。通過AXI AR/R 兩個通道將DDR3中的新數(shù)據(jù)回讀到模塊內(nèi)的讀FIFO中,方便后續(xù)的輸出接口時序與位寬轉(zhuǎn)換。

Vivado在設(shè)計上提供XDMA IP核,包含PCIe硬核和DMA功能。XDMA核提供AXI4-MM、 AXI-Stream和 AXI-Lite接口,其中AXI4-MM接口針對大流量數(shù)據(jù)讀寫,AXI4-Lite 接口可以傳輸吞吐量簡單的命令信息,完全滿足本次設(shè)計的需求[12]。

PCIe部分需要配置XDMA核。數(shù)據(jù)接口的位寬設(shè)置為64 bit,與DDR3緩存模塊相對應(yīng)。通道個數(shù)為4,最大傳輸速率設(shè)為2.5 GT/s。

3 上位機(jī)界面及使用

利用Visual Studio2017平臺開發(fā)上位機(jī),上位機(jī)的使用界面如圖6所示。

圖6 上位機(jī)使用界面圖

將AD9361插入FPGA的FMC接口,再將FPGA板卡插入PC機(jī)的PCIe插槽。點(diǎn)擊“啟動設(shè)備”,運(yùn)行日志顯示“啟動成功”則表示設(shè)備運(yùn)行正常。接著點(diǎn)擊“FPGA復(fù)位”,運(yùn)行日志顯示“復(fù)位成功”則表示設(shè)備恢復(fù)初始狀態(tài)。打開Vitis軟件,設(shè)置采樣頻率、接收本振頻率、發(fā)射本振頻率、增益、衰減、信號帶寬等參數(shù)后,下載運(yùn)行,即可配置AD9361。

在完成環(huán)境搭建、系統(tǒng)復(fù)位、AD9361芯片配置的準(zhǔn)備工作后。根據(jù)不同的項(xiàng)目需求,在MATLAB生成所需的信號源文件。選擇好保存位置后,點(diǎn)擊“打開文件”,“發(fā)送信號”,就能通過PCIe下發(fā)信號源配置DAC端,從而實(shí)現(xiàn)適應(yīng)性強(qiáng)的射頻矢量信號源功能。將頻譜儀連接到發(fā)射端,可觀察發(fā)射信號的頻譜。通過“停止發(fā)送”與“繼續(xù)發(fā)送”可隨時控制信號源的下發(fā)與暫停。發(fā)送信號源后,使用SMA射頻連接線將TX1端與RX1端相連接,指定文件保存路徑與保存數(shù)據(jù)大小,在選擇“開始連續(xù)采集”按鈕后,點(diǎn)擊“數(shù)據(jù)上傳”。即可將ADC端采集的數(shù)據(jù)上傳到電腦的指定文件夾中,實(shí)現(xiàn)采集存儲的功能。將采集的數(shù)據(jù)文件復(fù)制到指定文件夾中,再一次選擇“打開文件”,點(diǎn)擊“發(fā)送信號”,此時完成回放的功能。將DAC端通過SMA連接線連到頻譜儀上,檢驗(yàn)回放結(jié)果的正確性。

4 系統(tǒng)測試

4.1 單音信號測試

使用Vivado自帶的DDS IP核生成基帶信號源,頻率為1 MHz。使用SMA射頻線連接AD9361的TX1端與RX1端,實(shí)現(xiàn)射頻信號自發(fā)自收。設(shè)置采樣頻率為40 MHz,接收本振與發(fā)射本振均設(shè)為2 GHz。打開上位機(jī)程序,分別設(shè)置文件保存路徑、數(shù)據(jù)大小,等待上傳。此時,抓取發(fā)射端與接收端的基帶信號以及DDR3緩存信號,如圖7所示。由圖7可知,發(fā)送與接收端的基帶信號I、Q兩路均符合相移90°的特性,且pcie_data_in_rdy握手信號拉高時,DDR3正確緩存采集信號。將上位機(jī)接收的數(shù)據(jù)文件導(dǎo)入MATLAB中,并作FFT頻譜分析分析。自環(huán)得到的1 MHz的基帶信號頻譜如圖8所示。

圖7 單音信號測試抓取基帶信號及DDR3緩存信號ILA圖

圖8 單音信號自環(huán)測試基帶頻譜圖

基帶信號中心頻率為0.996 091 MHz,誤差為0.4%。

4.2 QPSK信號測試

MATLAB產(chǎn)生零中頻的QPSK調(diào)制信號源,符號速率分別設(shè)為2.5 Mbit/s與10 Mbit/s。成型濾波器選擇根升余弦滾降,滾降系數(shù)α設(shè)置為0.2。信號的帶寬約為符號速率的1.2倍。將I、Q兩路的數(shù)據(jù)導(dǎo)出,并保存為文本格式后由PCIe下發(fā)給AD9361的發(fā)射端。Vitis軟件中設(shè)置采樣頻率為40 MHz,接收本振與發(fā)射本振均設(shè)為1.2 GHz。抓取發(fā)射端與接收端的基帶信號以及DDR3緩存信號,如圖9所示。

圖9 QPSK信號測試抓取基帶信號及DDR3緩存信號ILA圖

將SMA回環(huán)線連接TX1A端和頻譜儀,發(fā)射的QPSK信號頻譜如圖10所示。由圖10可以看到AD9361將待發(fā)射的零中頻QPSK信號的中心頻率搬移到1.2 GHz處。頻譜掃寬為40 MHz,無雜散動態(tài)范圍均約為60 dBc。結(jié)果符合預(yù)期。

(a)符號速率為25 Mbit/s

(b)符號速率為10 Mbit/s圖10 AD9361發(fā)射QPSK信號頻譜圖

自環(huán)得到的零中頻信號由PCIe接口上傳至上位機(jī),導(dǎo)出數(shù)據(jù)文件后使用MATLAB作FFT頻譜分析,如圖11所示。采集信號頻譜的主瓣寬度與發(fā)射端的QPSK信號頻譜帶寬基本一致,且旁瓣抑制效果滿足要求。

(b)符號速率為10 Mbit/s圖11 QPSK信號自環(huán)測試基帶頻譜圖

為了證明接收數(shù)據(jù)的正確性,對接收的QPSK基帶數(shù)據(jù)進(jìn)行解調(diào),數(shù)據(jù)經(jīng)過預(yù)處理、數(shù)字濾波后,解調(diào)映射的星座圖如圖12所示。根據(jù)解調(diào)映射星座圖,可見數(shù)據(jù)映射于4種相位附近,綜合圖9～圖12結(jié)果,證明QPSK閉環(huán)通信成功。

(a)符號速率為2.5 Mbit/s

(b)符號速率為10 Mbit/s圖12 QPSK信號解調(diào)星座圖

將采集信號存儲為文件到硬盤中,接著在上位機(jī)信源數(shù)據(jù)文件選項(xiàng)中打開上述文件。通過PCIe下發(fā)到AD9361的發(fā)射端進(jìn)行回放。連接TX端至頻譜儀觀察回放信號的頻譜,如圖13所示。從圖13可以看到,回放的QPSK調(diào)制信號與PCIe下發(fā)的信號源基本一致,但是帶外諧波抑制稍差一些,仍滿足系統(tǒng)的要求。

5 結(jié)論

本系統(tǒng)依托FPGA+AD9361設(shè)計了數(shù)據(jù)采集回放系統(tǒng)。經(jīng)測試,該系統(tǒng)可根據(jù)用戶需求,生成相應(yīng)的射頻矢量信號源,具有一定的通用性?？蓪?shí)現(xiàn)寬頻段信號的采集與高速存儲,同時回放具有抗干擾能力強(qiáng)、穩(wěn)定性良好的優(yōu)勢。檢驗(yàn)了PCIe數(shù)據(jù)傳輸通道的上行與下行,傳輸速率高且結(jié)果準(zhǔn)確。

(a)符號速率為2.5 Mbit/s

(b)符號速率為10 Mbit/s圖13 QPSK信號回放頻譜圖

此平臺可作為一個良好的數(shù)字通信半實(shí)物仿真驗(yàn)證平臺,對于復(fù)雜電磁環(huán)境下實(shí)現(xiàn)射頻信號的高速采集、發(fā)射特殊多變的射頻信號模擬不同通信環(huán)境、頻譜監(jiān)測、通信算法的研究與驗(yàn)證等領(lǐng)域具有十分重要的意義。