自適應(yīng)陣列天線接收信號模擬器設(shè)計

曾 浩， 郭成林， 陳立剛， 唐羽濃

（1.重慶大學(xué)微電子與通信工程學(xué)院，重慶 400044；2.西南電子技術(shù)研究所，成都 610036）

0 引 言

自適應(yīng)陣列天線成為抗干擾的重要技術(shù)手段，在通信、雷達(dá)、測控中應(yīng)用越來越廣［1-3］。自適應(yīng)陣列天線的研究既包含了無源陣面設(shè)計［4］，射頻前端設(shè)計［5］，也包括了數(shù)字信號處理。隨著自適應(yīng)陣列天線性能提升，信號處理的復(fù)雜度不斷增加，功能包含了陣列校正［6］，空時二維濾波［7］，穩(wěn)健波束合成［8］等等。為了能夠?qū)?shù)字信號處理模塊進(jìn)行獨立性能測試，需要設(shè)計一個陣列天線接收信號的模擬器?，F(xiàn)有一些設(shè)計采用模擬電路實現(xiàn)，通道數(shù)量少，生成信號靈活性較差［9-10］。

本文設(shè)計的模擬器利用現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）的靈活性［11］，可實現(xiàn)同時多信號產(chǎn)生，適用陣列包括均勻線性陣或平面陣，不僅可以設(shè)置入射信號的頻率、俯仰角、方位角、功率參數(shù)，亦可更改信號類型為點頻、二進(jìn)制相移鍵控（Binary Phase Shift Keying，BPSK）信號、高斯白噪聲。

1 系統(tǒng)硬件設(shè)計

系統(tǒng)硬件設(shè)計框圖如圖1 所示，系統(tǒng)主要分為FPGA系統(tǒng)、電源系統(tǒng)、時鐘系統(tǒng)和發(fā)射系統(tǒng)4 個部分。其中FPGA 系統(tǒng)為FPGA 最小系統(tǒng)，由FPGA、系統(tǒng)配置時鐘晶振、閃存、聯(lián)合行動測試小組（Joint Test Action Group，JTAG）接口和串口組成。時鐘系統(tǒng)由時鐘晶振和時鐘分路器組成。發(fā)射系統(tǒng)由5 路DAC 和濾波電路組成。

圖1 系統(tǒng)硬件設(shè)計框圖

1.1 FPGA系統(tǒng)設(shè)計方案

1.1.1 FPGA芯片選型

根據(jù)系統(tǒng)的資源評估，采用的FPGA 芯片型號為XC7K325T-2FFG900I，其具有豐富的邏輯資源、計算單元以及大量的高速接口資源。該FPGA 主要資源［12］為：邏輯單元326 080 個、邏輯片50 950 個、RAM4 MB、DSP840 個、I／O500 根。

1.1.2 FPGA配置電路

FPGA芯片提供了下載器連接的專用管腳，在UG474 配置手冊中給出了多種配置模式的電路設(shè)計，本設(shè)計采用主SPI配置模式。對于用于存儲配置文件的FLASH芯片，采用MT25QL128 閃存芯片，其供電為3.3 V，可采用FPGA芯片的3.3 V BANK電源系統(tǒng)供電。在調(diào)試過程中，本設(shè)計使用的是額外的下載器，只需要引出JTAG專用下載引腳到牛角連接器即可。

1.2 電源系統(tǒng)設(shè)計方案

綜合分析系統(tǒng)硬件電路中選用的芯片器件對電源性能的要求以確定電源系統(tǒng)設(shè)計方案。FPGA核心系統(tǒng)所需要的電源為1.0、1.2、1.8 和3.3 V。DA 轉(zhuǎn)換芯片需要的數(shù)字和模擬電源均為1.8、3.3 V，在電源系統(tǒng)設(shè)計中，DA轉(zhuǎn)換芯片的數(shù)字電源與FPGA系統(tǒng)電源采用統(tǒng)一供電，模擬電源由TPS54620 芯片將12 V電源穩(wěn)壓到3.5 和2.0 V，再由線性穩(wěn)壓芯片MAX8556 穩(wěn)壓到3.3 和1.8 V 提供給DA 轉(zhuǎn)換芯片。先用TPS54620 穩(wěn)壓到3.5 和2.0 V 的原因是因為線性穩(wěn)壓芯片在大壓降的情況下發(fā)熱嚴(yán)重，轉(zhuǎn)換效率會急劇下降。最終電源設(shè)計方案如圖2 所示，在保證供電要求的情況，各模塊供電給予一部分冗余量。

圖2 電源系統(tǒng)設(shè)計方案

1.3 時鐘系統(tǒng)設(shè)計方案

時鐘系統(tǒng)采用外部晶振提供時鐘信號，而AD9518-4 時鐘芯片用于時鐘分路，分別提供時鐘給FPGA和5 路DAC芯片，并在FPGA和DAC內(nèi)部通過各自的鎖相環(huán)倍頻到100 MHz 用作運行時鐘和采樣時鐘。設(shè)計中，時鐘晶振采用SiT9121，頻率為50 MHz。AD9518-4 是6 路時鐘發(fā)生器，內(nèi)部集成了1.6 GHz壓控振蕩器和鎖相環(huán)。本設(shè)計中AD9518-4 只充當(dāng)時鐘分路器使用，即將SiT9121 時鐘晶振輸出通過0.1 uF電容交流耦合至AD9518-4 的CLK／CLK輸入端口。

1.4 發(fā)射系統(tǒng)設(shè)計方案

1.4.1 AD9779A配置端口

在FPGA內(nèi)部處理的波形數(shù)據(jù)都是數(shù)字信號，所以需要將其轉(zhuǎn)換為模擬信號。本設(shè)計選擇了AD9779A數(shù)模轉(zhuǎn)換芯片，具有性能高、功耗低、轉(zhuǎn)換速率高等優(yōu)點。AD9779A 為16-bit DAC，在8 倍內(nèi)插下最高轉(zhuǎn)換速率為1 GSPS，滿足本設(shè)計需要。AD9779A的配置接口為常見的SPI三線／四線接口，配置較為簡單，芯片內(nèi)部寄存器主要有通用控制、數(shù)字控制、PLL控制、模擬控制等。

AD9779A還存在其他的功能端口，如TXENABLE端口，用于發(fā)送使能控制；PLL_LOCK端口用于鎖相環(huán)鎖定指示；IRQ端口用于數(shù)據(jù)時序錯誤指示。設(shè)計中將PLL_LOCK和IRQ管腳連接了LED 便于調(diào)試時檢查狀態(tài)；將TXENABLE 管腳連接了FPGA 用于發(fā)送控制。

1.4.2 AD9779A數(shù)據(jù)端口

由于AD9779A的采樣率可以達(dá)到1 GSPS，數(shù)據(jù)吞吐量較大，因此數(shù)據(jù)端口采用的16 bits 并口的設(shè)計。每片AD9779A有獨立的IQ兩個通道，共32 個用來接收轉(zhuǎn)換數(shù)據(jù)的數(shù)據(jù)端口。本設(shè)計中有5 路DAC芯片，也就是數(shù)據(jù)端口總共有160 個。根據(jù)數(shù)據(jù)手冊，數(shù)據(jù)管腳支持3.3 V CMOS 電平標(biāo)準(zhǔn)，故均可直接連接到FPGA芯片的3.3 V供電管腳。

1.4.3 參考時鐘和同步時鐘電路

AD9779A可以通過兩種方式獲得采樣時鐘：①采用片內(nèi)時鐘倍頻器，外部輸入一個較低頻率的參考時鐘，片內(nèi)的鎖相環(huán)將該參考時鐘倍頻至較高的頻率，以用來產(chǎn)生DAC所需的全部內(nèi)部時鐘；②采用外部參考時鐘，用戶將外部輸入的高速參考時鐘給DAC 內(nèi)核。無論使用何種方式，均要求采樣時鐘信號具有較低的抖動，以盡可能地提高DAC的噪聲性能。

AD9779A對采樣時鐘的要求較高，因此參考時鐘輸入必須是一個低抖動的差分信號。該差分信號必須在一個以400 mV 為中心的共模電壓范圍內(nèi)，使REFCLK ＋與REFCLK-電壓均在200 ～800 mV 范圍內(nèi)，通過電阻分壓實現(xiàn)。時鐘分路器AD9518-4 提供的時鐘信號為LVPECL 時鐘，與REFCLK 管腳的電平協(xié)議要求一致，時鐘電路設(shè)計采用數(shù)據(jù)手冊中提供的參考電路設(shè)計。

由于本設(shè)計是陣列模擬信號源，要求5 路DAC的輸出盡可能同步，需要使用DAC芯片提供的同步脈沖管腳進(jìn)行數(shù)據(jù)同步，同步管腳電平協(xié)議為1.8 V LVDS電平標(biāo)準(zhǔn)，根據(jù)此標(biāo)準(zhǔn)，連接同步管腳至FPGA的高速IO BANK以提供1.8 V 的LVDS 同步脈沖信號，耦合方式為交流耦合。

1.4.4 差分電流與電壓轉(zhuǎn)換電路

AD9779A的輸出以差分電流的形式輸出，本設(shè)計采用ADT2-1T-1P ＋巴倫轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換，將差分電流信號轉(zhuǎn)換為單端電壓信號。在輸出轉(zhuǎn)換為單端信號后需要濾波，采用LFCN-80 ＋低通濾波器進(jìn)行濾波，該濾波器的3 dB帶寬為145 MHz，帶內(nèi)衰減最大1 dB，性能較好。

2 系統(tǒng)軟件設(shè)計

軟件系統(tǒng)可分為時鐘產(chǎn)生模塊、配置程序模塊、串口控制模塊、DSP 處理模塊、數(shù)據(jù)輸出模塊。其中，DSP處理模塊主要包括：點頻信號的產(chǎn)生、BPSK 信號的產(chǎn)生、高斯白噪聲的產(chǎn)生、信號合成、權(quán)值的產(chǎn)生。

2.1 點頻信號的產(chǎn)生

點頻信號設(shè)計為一個1 ～30 MHz頻率可調(diào)，步進(jìn)為1 MHz的正弦信號，假設(shè)該信號為

式中，fc為點頻信號的頻率，fc＝1 ～30 MHz。該信號經(jīng)過正交變換，得到其解析信號

陣列權(quán)值用列向量表示為

式中，wm，n為每個陣元對應(yīng)的權(quán)值，其中m，n為單元數(shù)，一般取m，n＝0，1，-1。此處以五陣元帶心圓陣為例，則加權(quán)后的信號為5 路解析信號，分別對應(yīng)5 個陣元接收信號

在FPGA中用DDS IP 核實現(xiàn)點頻信號的實部與虛部。該IP核可以產(chǎn)生任意正交的2 個三角函數(shù)，即給定所需信號頻率f＝1 ～30 MHz與采樣頻率fs＝100 MHz時，輸出2 個函數(shù)值sin（2πft）和cos（2πft），其中t由fs確定。

2.2 BPSK信號的產(chǎn)生

對于BPSK信號，設(shè)定其中心頻率fc＝15 MHz，帶寬為10 MHz。其信號為

式中，a（t）為基帶信號。則對應(yīng)解析信號［14］為

同樣考慮信號的權(quán)值用列向量表示為

則BSPK信號加權(quán)后的對應(yīng)每個陣元輸出信號為

用Matlab 產(chǎn)生帶寬為10 MHz，中心頻率為15 MHz的BPSK信號，并將信號的采樣值建表，在FPGA中使用ROM IP 核并導(dǎo)入該參數(shù)文件?？紤]到FPGA資源分配，分別取33 330 個采樣點以二進(jìn)制補碼的數(shù)據(jù)格式建表。

2.3 高斯白噪聲的產(chǎn)生

每個陣元的噪聲信號是獨立的高斯白噪聲帶通信號，產(chǎn)生帶通信號的方法有兩種［15］：①先產(chǎn)生一個實的低通高斯白噪聲信號，信號帶寬為10 MHz，然后通過正交上變頻，得到15 MHz 中心頻率的帶限高斯白噪聲解析信號n＾mn（t）；②先用希爾伯特變換，得到一個復(fù)的全頻段白噪聲信號，然后通過一個10 MHz 帶通濾波器，得到中心頻率為15 MHz 的帶限高斯白噪聲解析信號n＾mn（t）。

噪聲信號為帶限高斯白噪聲，使用MATLAB 產(chǎn)生，產(chǎn)生過程使用前述的第1 種方法，過程如圖3所示。

圖3 噪聲信號產(chǎn)生過程

5 個天線陣元間的噪聲互相獨立，所以需產(chǎn)生5個獨立的噪聲，每個陣元需要實虛2 路噪聲，所以一共需建5 ×2 個表?？紤]FPGA資源分配，每張表容量為33 330 個數(shù)據(jù)。

2.4 信號合成

最終得到的每個陣元的輸出信號就是上述3 個信號的疊加。在進(jìn)行疊加之前，可通過相應(yīng)的功率控制信號，實現(xiàn)輸出信號的功率控制。則輸出信號

式中：xmn（t）為點頻信號；ymn（t）為BPSK信號；n＾mn（t）為高斯白噪聲。

2.5 權(quán)值的產(chǎn)生

根據(jù)相控陣天線基本理論［16］，陣列權(quán)值的實部和虛部表達(dá)式如下：

式中：d為陣元間距；c為光速；fi、θi、φi分別為第i個信號的頻率、俯仰角和方位角。加權(quán)時需乘以權(quán)值的共軛，故在建表時通過虛部取反來實現(xiàn)。即加權(quán)的計算式為

權(quán)值計算根據(jù)式（12），按照圖4 所示流程計算最終輸出。該計算過程所需要用到的三角函數(shù)sinx和cosx，均可通過查找表的方式計算。

圖4 陣列權(quán)值產(chǎn)生過程

權(quán)值的生成通過建表來實現(xiàn)。在上述情況下，需要建立二級表格，第一級ROM 中存sin θ、sin φ 和cos φ，輸出是16 bit補碼。由于俯仰角和方位角的范圍分別是［0，π／2］和［0，2π］，建表時以0.1°為步進(jìn)，所以sin θ 的容量為901，sin φ 和cos φ 的容量為3 601。第二級ROM容量考慮資源分配取4 096，所以輸入為12 bit地址，該地址是通過計算下式得到的12 bit補碼值：

輸出其三角函數(shù)值為16 bit 補碼，但虛部取了負(fù)號。

根據(jù)圖4 的計算結(jié)構(gòu)，該部分FPGA 程序框圖如圖5 所示。

3 實物與測試

根據(jù)前面所述設(shè)計方案，制作完成的信號模擬器實物如圖6 所示。

為驗證設(shè)計方案的正確性，將信號模擬器的4 個信號輸出端口，依次連接到四通道示波器的測試輸入端口，并測量4 個信號的頻率和相位。設(shè)置信號源輸出頻率為30 MHz，入射俯仰角為30°，入射方位角為0°，功率等級為60。4 個輸出信號波形分別如圖7 所示，觀測圖中的信號波形、頻率測量結(jié)果和相位測量結(jié)果，其與理論頻率30 MHz、理論相位0°、90°、180°、270°基本一致。

圖7 信號模擬源點頻輸出測試屏顯結(jié)果

除了將點頻輸出功率等級改為54 之外，信號模擬源的其他設(shè)置信息不變，然后設(shè)置高斯白噪聲輸出功率等級為50。此時，4 個輸出信號波形如圖8 所示。圖中可以明顯觀察到正弦波上疊加了高斯白噪聲，測試結(jié)果與理論一致。

圖8 點頻加高斯白噪聲輸出測試屏顯結(jié)果

4 結(jié) 語

本文設(shè)計了一個五陣元自適應(yīng)陣列天線接收信號模擬器，通過輸出不同相移、不同信號類型、不同頻率的信號進(jìn)行測試。測試結(jié)果表明：本陣列模擬信號源能夠正確地模擬5 個陣列天線接收的信號；信號源輸出信號間的相移符合理論計算值。本模擬器在多款機(jī)載抗干擾天線測試中得到了有效應(yīng)用。