芯粒測試技術(shù)綜述*

解維坤，蔡志匡，劉小婷，陳龍，張凱虹，王厚軍

（1.電子科技大學(xué)自動化學(xué)院，成都 610097；2.中國電子科技集團公司第五十八研究所，江蘇無錫 214035；3.南京郵電大學(xué)集成電路科學(xué)與工程學(xué)院，南京 210003；4.無錫中微騰芯電子有限公司，江蘇無錫 214000）

1 引言

隨著半導(dǎo)體工藝制程節(jié)點的持續(xù)演進，晶體管縮小至逼近物理極限，短溝道效應(yīng)以及量子隧穿效應(yīng)帶來的發(fā)熱、漏電等問題愈發(fā)嚴(yán)重，追求經(jīng)濟效能的“摩爾定律”日趨放緩。先進制程下芯片的研發(fā)成本和復(fù)雜度大幅提高，先進技術(shù)節(jié)點片上系統(tǒng)（SoC）的開發(fā)難度也大幅增加，帶來良率、成本以及開發(fā)周期等各方面的挑戰(zhàn)[1]，迫使人們尋求性價比更高的技術(shù)路線來滿足產(chǎn)業(yè)界日益增長的對芯片性能的需求。而Chiplet（業(yè)內(nèi)稱“芯粒”或“小芯片”）異構(gòu)集成技術(shù)促進了多芯片封裝的發(fā)展，可有效延續(xù)摩爾定律。芯粒的原理是將原本一塊復(fù)雜的SoC 芯片，從設(shè)計時就按照不同的計算單元或功能單元對其進行分解，然后選擇最適合的工藝制程制造每個單元，再將這些模塊化的裸片通過先進封裝技術(shù)互聯(lián)起來，將不同功能、不同工藝制造的芯粒封裝成一個SoC 芯片。該技術(shù)有效解決了芯片研發(fā)在成本、規(guī)模、周期等方面的問題。此外，由于使用2.5D、3D 等先進封裝技術(shù)，芯粒實現(xiàn)了片上互聯(lián)，在集成度、功耗、延時、工作頻率等方面也都有驚人的表現(xiàn)[2]。

在芯粒的制造、堆疊、封裝過程中，減薄、對準(zhǔn)、邦定等操作都可能會給芯粒帶來故障和缺陷，因此為了減少良率損失和降低制造成本，需要對每個芯粒進行全面的測試。本文對當(dāng)前芯粒測試的流程與挑戰(zhàn)、芯?；ヂ?lián)標(biāo)準(zhǔn)與互聯(lián)測試以及芯?？蓽y性設(shè)計（DFT）技術(shù)的國內(nèi)外相關(guān)研究情況進行了介紹。

2 芯粒測試流程與測試挑戰(zhàn)

在芯粒封裝過程中，通常會利用硅通孔（TSV）在堆疊的芯粒之間或在芯粒與中介層之間實現(xiàn)垂直互連，最終組裝成系統(tǒng)級的異構(gòu)集成芯片。雖然TSV 技術(shù)使堆疊芯片實現(xiàn)了更高的集成度、更快的信號傳輸速率、更低的延遲與功耗以及更高的系統(tǒng)性能，但給測試也帶來了一些問題與挑戰(zhàn)。

2.1 芯粒系統(tǒng)測試流程

芯粒系統(tǒng)的測試可分為4 個階段，依次是邦定前測試、邦定中測試、邦定后測試以及最終測試，芯粒系統(tǒng)測試流程如圖1 所示。

圖1 芯粒系統(tǒng)測試流程

邦定前測試主要是對TSV 等封裝工藝生產(chǎn)過程中的固有缺陷進行檢測，如雜質(zhì)、空隙等，在堆疊前對芯粒進行一次測試，以確保其無故障，因此覆蓋率要求高。但在無故障芯粒堆疊的過程中，晶圓打薄、TSV邦定等操作可能會給正在堆疊的3D 芯片引入新的故障，而“解邦定”技術(shù)并不存在，這會造成已經(jīng)堆疊若干層的良好芯粒被丟棄，因此每堆疊一層芯粒就要對3D芯片半成品進行一次邦定中測試來提高成品率，主要對TSV 和邏輯電路進行測試。邦定中測試的故障覆蓋率要求相對較低，極端情況下只進行TSV 測試。重復(fù)將通過邦定前測試的芯粒堆疊并對芯片半成品進行邦定中測試以確保其無故障，直到所有芯粒堆疊完成。之后再進行一次邦定后測試和最終測試。邦定后測試是針對完整的芯片結(jié)構(gòu)，故障覆蓋率要求高，而最終測試是封裝完成后在出廠之前進行的最后一次測試，測試著眼點不在于邦定過程。

2.2 芯粒測試挑戰(zhàn)

芯粒異構(gòu)集成技術(shù)的提出帶來了一些新的測試挑戰(zhàn)，主要體現(xiàn)在以下幾個方面。

一是測試端口數(shù)量的限制。由于每個集成電路中含有多個芯粒，功能越復(fù)雜則I/O 引腳數(shù)量也越龐大，然而大部分I/O 端口是通過中介層內(nèi)部的水平互連與其他芯粒連接，連接到外部的I/O 端口數(shù)量是有限的。常用的做法是在集成電路設(shè)計階段預(yù)留少量的測試引腳，這些引腳有可能是和其他功能引腳復(fù)用的。因此測試人員需要合理、高效地運用有限的測試引腳，將各芯粒的多組測試向量有序輸入，再將測試響應(yīng)按照設(shè)計的機制從有限的輸出引腳輸出。

二是中介層測試的限制。邦定前，為了避免將芯粒集成在存在缺陷的硅中介層，需要對中介層進行水平和垂直互連測試，然而由于晶圓處理和探針卡設(shè)計的限制，中介層上、下2 層無法同時進行測試，導(dǎo)致測試成本和時間增加。并且由于微凸塊的高密度特征，很難做到在中介層的頂端對其進行測試。另外互連測試需要將互連線連接在一個環(huán)路內(nèi)，但互連線在邦定前是彼此獨立的，因而需要新的方案來完成邦定前中介層的測試。邦定后，可以在測試環(huán)路中確定中介層互連和微凸塊中的缺陷，但是由于中介層內(nèi)部TSV 訪問受限，所以很難檢測到中介層內(nèi)部的缺陷（像開路和短路），并且也很難檢測由于微凸塊變形或缺失導(dǎo)致的故障[3]。

三是高速測試時鐘的限制。為了測試中介層中的高密度互連，可以使用特殊的邊界掃描單元（IEEE 1149.1）將中介層上芯粒的I/O 引腳串行連接，并可以使用標(biāo)準(zhǔn)化的有限狀態(tài)機進行控制。但在標(biāo)準(zhǔn)TAP 控制器中，Capture_DR 和Update_DR 狀態(tài)之間的間隔超過一個時鐘周期，因此無法用高速測試來檢測小延遲缺陷。

四是高密度互連的限制。高密度的互連通常會導(dǎo)致大量的測試數(shù)據(jù)，然而大量的測試數(shù)據(jù)通過串行邊界掃描鏈會花費相當(dāng)長的時間和成本。

五是高功耗的限制。相比于傳統(tǒng)的平面2D 芯片，基于芯粒的2.5D 和3D 芯片在工作與測試期間的功耗顯著增大，尤其是在高速測試或檢測小的延遲故障時測試時鐘頻率較高，接近甚至超過電路的工作時鐘頻率，導(dǎo)致功耗增加，因此要縮短測試時間。測試人員需要根據(jù)芯粒的分布層次和位置以及已經(jīng)測試的數(shù)據(jù)量和電平翻轉(zhuǎn)情況決定如何做串行與并行測試。

另外，由于芯粒基于3D 模型或SoC 架構(gòu)設(shè)計，對于3D 結(jié)構(gòu)，除了所有基本的測試技術(shù)問題之外，還有一些獨有的測試挑戰(zhàn)，主要涉及測試流程、測試內(nèi)容和測試訪問等。

3 芯?；ヂ?lián)標(biāo)準(zhǔn)及測試

芯粒的技術(shù)核心在于實現(xiàn)芯粒間的高速互聯(lián)。如何保障互聯(lián)封裝時芯粒連接工藝的可靠性、普適性，實現(xiàn)芯粒間數(shù)據(jù)傳輸?shù)母邘?、低延遲是芯粒技術(shù)研發(fā)的關(guān)鍵。此外，芯粒間的互聯(lián)，特別是2.5D、3D 封裝會帶來電磁干擾、信號干擾、散熱、應(yīng)力等諸多復(fù)雜物理問題，芯粒間互聯(lián)測試至關(guān)重要。

3.1 芯?；ヂ?lián)標(biāo)準(zhǔn)

芯粒能否成為一種新的知識產(chǎn)權(quán)（IP）產(chǎn)品和商業(yè)模式，關(guān)鍵就在于業(yè)界能否達成統(tǒng)一的芯?；ヂ?lián)標(biāo)準(zhǔn)，建立起來一個開放和標(biāo)準(zhǔn)化的芯粒生態(tài)。

目前國內(nèi)外眾多的芯片廠商都推出了自己的互聯(lián)標(biāo)準(zhǔn)，表1 統(tǒng)計了國內(nèi)外近幾年發(fā)布的芯?；ヂ?lián)接口標(biāo)準(zhǔn)。

表1 國內(nèi)外近幾年發(fā)布的芯?；ヂ?lián)接口標(biāo)準(zhǔn)

在當(dāng)前眾多芯粒互聯(lián)標(biāo)準(zhǔn)中，BoW 和UCIe 吸引了很多高科技領(lǐng)域頭部企業(yè)積極參與和投入使用。

BoW 是一種適合芯粒和芯片級封裝互聯(lián)的簡單物理接口架構(gòu)，起初是針對數(shù)據(jù)中心計算、通信和網(wǎng)絡(luò)需求的短距離互聯(lián)解決方案，后來被OCP 下屬的開放特定域架構(gòu)（ODSA）工作組采納為用于連接同一封裝內(nèi)近距離裸片互聯(lián)的接口協(xié)議。

UCIe 在很短時間內(nèi)就引起了業(yè)界的廣泛關(guān)注，其目的在于在芯片封裝層面確立互聯(lián)互通的統(tǒng)一標(biāo)準(zhǔn)，以幫助在整個半導(dǎo)體行業(yè)建立一個開放的Chiplet 生態(tài)系統(tǒng)[7]。

目前來看，國外標(biāo)準(zhǔn)中UCIe 最有希望成為業(yè)界統(tǒng)一的互聯(lián)標(biāo)準(zhǔn)。UCIe 是唯一具有完整裸片間接口堆棧的標(biāo)準(zhǔn)，其他標(biāo)準(zhǔn)都沒有為協(xié)議棧提供完整裸片間接口的全面規(guī)范，大多僅關(guān)注在特定層。此外，UCIe 不但支持有機襯底或?qū)訅喊宓葌鹘y(tǒng)封裝，也可以支持2.5D 和橋接等先進封裝，如硅襯底、硅橋或再分配層（RDL）扇出等形式，預(yù)計未來還會支持3D 封裝。

然而，國外標(biāo)準(zhǔn)內(nèi)很難找到實現(xiàn)設(shè)計可供參考的技術(shù)細(xì)節(jié)，此外，不少技術(shù)會受國外政治勢力影響而不能對中國企業(yè)開放。如果全盤照搬國外成熟的協(xié)議標(biāo)準(zhǔn)，從專利、知識產(chǎn)權(quán)等角度，必然需要國內(nèi)企業(yè)繳納高昂的入門費，也無從建立中國自己的Chiplet 產(chǎn)業(yè)生態(tài)。

國內(nèi)原生態(tài)Chiplet 技術(shù)標(biāo)準(zhǔn)《小芯片接口總線技術(shù)要求》描述了CPU、GPU、人工智能芯片、網(wǎng)絡(luò)處理器和網(wǎng)絡(luò)交換芯片等應(yīng)用場景，通過對鏈路層、適配層、物理層的詳細(xì)定義，實現(xiàn)芯粒間的互連互通，可采用并行單端互連和串行差分互連，包括C2M、C2C、C2IO、C2O 等互連方式，兼顧了對PCIe 等現(xiàn)有協(xié)議的支持，并考慮在物理層上兼容UCIe。其從標(biāo)準(zhǔn)協(xié)議到參考設(shè)計都是開放的，不但可以使用國際上的先進封裝方式，而且可以充分利用國內(nèi)特有的封裝技術(shù)。由中國Chiplet 產(chǎn)業(yè)聯(lián)盟牽頭發(fā)布的《芯?；ヂ?lián)接口標(biāo)準(zhǔn)》為32 Gbit/s 以上帶寬的高速串行標(biāo)準(zhǔn)，側(cè)重于針對國產(chǎn)基板及封裝供應(yīng)鏈體系的優(yōu)化和適應(yīng)性，在成本較為敏感、出貨量有限、供應(yīng)鏈能力偏弱、保供要求較高的諸多下游領(lǐng)域有較大優(yōu)勢。

產(chǎn)業(yè)競爭，標(biāo)準(zhǔn)先行。只有建立完善的標(biāo)準(zhǔn)體系，產(chǎn)業(yè)上游的芯片設(shè)計才有標(biāo)準(zhǔn)可依，下游才能根據(jù)需求選用相應(yīng)標(biāo)準(zhǔn)的芯片，否則上下游銜接就會出現(xiàn)斷層、割裂，甚至導(dǎo)致產(chǎn)業(yè)體系依賴國外標(biāo)準(zhǔn)。掌握標(biāo)準(zhǔn)制定權(quán)的企業(yè)則能通過規(guī)則和協(xié)議的方式控制產(chǎn)業(yè)發(fā)展導(dǎo)向，牢牢占據(jù)市場“蛋糕”最大的份額，能夠制訂標(biāo)準(zhǔn)的國家可以通過標(biāo)準(zhǔn)制訂的方式，進一步規(guī)范化市場競爭，并做大產(chǎn)業(yè)蛋糕。因此，建立中國Chiplet 技術(shù)標(biāo)準(zhǔn)，是我國不得不做的選擇[8]。

3.2 芯?；ヂ?lián)測試

Chiplet 互聯(lián)標(biāo)準(zhǔn)化將大大促進Chiplet 開放生態(tài)的發(fā)展，這意味著生態(tài)鏈中的不同環(huán)節(jié)IP、芯片設(shè)計、封裝設(shè)計、設(shè)計服務(wù)等需要統(tǒng)一和可靠的標(biāo)準(zhǔn)以實現(xiàn)互聯(lián)，各個芯粒部件和系統(tǒng)整合也需要嚴(yán)格的互操作測試標(biāo)準(zhǔn)，目前，UCIe 等標(biāo)準(zhǔn)初步定義了一致性和調(diào)試的初期框架，規(guī)范組織也在規(guī)劃相應(yīng)的認(rèn)證體系架構(gòu)，在此基礎(chǔ)上，其測試工作組還需制定專門的測試規(guī)范，包括從物理層、適配層、協(xié)議層對各子部件進行互操作和一致性測試，通過標(biāo)準(zhǔn)化的一致性測試流程和方法保證芯粒系統(tǒng)互聯(lián)的可靠性。

芯?；ヂ?lián)測試面臨眾多的測試挑戰(zhàn)。從測試可行性上需要考慮被測部件與Golden 部件的互操作測試、內(nèi)建自測試（BIST）、環(huán)回測試以及各子芯粒自身的電氣及協(xié)議一致性測試。從測試方法學(xué)上，其面臨諸如可測性設(shè)計、芯粒封裝集成后是否需要進行信號探測等問題，比如一些芯片公司會在芯片驗證階段設(shè)計集成封裝治具，或者使用探針臺進行精密尺寸互聯(lián)表征和信號參數(shù)表征測試等。

芯粒互聯(lián)測試包括對芯粒設(shè)計中協(xié)議層、鏈路層和物理層的測試，其中驗證芯粒間連通性的互連測試是芯粒系統(tǒng)功能測試的基礎(chǔ)，定位分析電路內(nèi)部互連的開路、短路、粘連及呆滯故障，在后續(xù)功能測試前發(fā)現(xiàn)互連故障，排除因互連失效帶來的系統(tǒng)功能故障，增強測試的故障定位能力，確保后續(xù)測試的順利實施。同時，互連測試將為芯粒系統(tǒng)帶來可觀察性、可訪問性、可測試性的提高，是芯粒系統(tǒng)進行可測性設(shè)計時必須要考慮的關(guān)鍵內(nèi)容。常用的互連測試方法有邊界掃描測試法、邏輯簇測試法、基于環(huán)路振蕩器的片上測試法等。

3.2.1 邊界掃描測試法

IEEE 1149.1 標(biāo)準(zhǔn)設(shè)置了外測指令（EXTEST），專門用于實現(xiàn)芯片管腳間的互連網(wǎng)絡(luò)測試，所以服從IEEE 1149.1 標(biāo)準(zhǔn)的芯片器件都能夠?qū)崿F(xiàn)互連測試?；ミB測試首先利用TAPC 配置各器件的狀態(tài)，然后移入測試矢量，最后移出響應(yīng)矢量。通過對響應(yīng)矢量的分析，來確定故障與否以及故障的位置和類型。圖2 是基于IEEE 1149.1 邊界掃描的互連測試示意圖，它可以實現(xiàn)3 種連接的測試：管腳直連，通過導(dǎo)線直接連接的芯片管腳；透明電阻，通過透明電阻相連接的芯片 管腳；驅(qū)動模式，通過Buffer 器件實現(xiàn)互連的芯片管腳。

圖2 基于IEEE 1149.1 邊界掃描的互連測試示意圖

3.2.2 邏輯簇測試法

芯粒系統(tǒng)集成過程除了選用支持IEEE 1149.1/IEEE 1687 標(biāo)準(zhǔn)的邊界掃描器件，依舊存在大量的非邊界掃描器件。一個典型的Chiplet 模塊內(nèi)部互連網(wǎng)絡(luò)模型如圖3 所示，包含3 個邊界掃描裸芯和2個非邊界掃描裸芯。

圖3 典型Chiplet 模塊內(nèi)部互連網(wǎng)絡(luò)模型

邏輯簇是對系統(tǒng)上非邊界掃描器件的統(tǒng)稱，由于這類器件本身不含邊界掃描結(jié)構(gòu)，因此不能通過聯(lián)合測試行動小組（JTAG）測試對它們進行直接測試。邏輯簇測試，就是通過邊界掃描鏈路，對非邊界掃描器件進行功能測試的一種測試方法。測試思路是通過邊界掃描器件連接成的邊界掃描鏈路實現(xiàn)對板上非邊界掃描器件的訪問，從而改善電路板的可測性[9]。

邏輯簇測試模型如圖4 所示，Cluster 可以看作一個功能邏輯簇，在它周圍有2 個邊界掃描器件Chip A和Chip B，邊界掃描器件的邊界掃描單元及邊界掃描鏈路就是專用于這個邏輯簇測試的訪問通路?？梢酝ㄟ^Chip A 與邏輯簇相連的邊界單元移入測試矢量，再通過Chip B 與邏輯簇相連的邊界掃描單元移出測試響應(yīng)。

圖4 邏輯簇測試模型

3.2.3 基于環(huán)路振蕩器的片上測試法

TSV 可以提供最短的互連路徑，是芯粒3D 集成的重要途徑，TSV 測試是芯?；ミB測試的重點和難點。HUANG 等采用環(huán)路振蕩器原理對TSV 進行片上測試[10]，基本測試原理如圖5 所示。在圖5（a）中，TSV有源端的第3 段存在高阻缺陷。將連接TSV 有源端驅(qū)動器的傳輸延遲定義為τ(A→Y)。通過驅(qū)動器對TSV充電時，位于故障左側(cè)的電容會比位于右側(cè)的電容接收電荷的速度更快，那么從驅(qū)動端看，存在高阻缺陷的TSV 表現(xiàn)為電容降低，而傳輸延遲τ(A→Y)將減小。類似地，若TSV 存在漏電缺陷，由于電流泄漏，節(jié)點Y 的電壓增加速度減緩，因而傳輸延遲τ(A→Y)增加。基于環(huán)路振蕩器原理的邦定前單TSV 測試結(jié)構(gòu)如圖5（b）所示，將此驅(qū)動器與TSV 一同放進環(huán)路振蕩器中，傳輸延遲τ 的增減將由環(huán)路振蕩器頻率的變化反映出來，即振蕩頻率增加表示TSV 存在高阻故障，振蕩頻率減小表示TSV 存在漏電故障。這種方法不僅能夠同時檢測高阻故障和漏電故障，同時可以利用頻率變化大小表示故障的嚴(yán)重程度，此外，由于采用了全數(shù)字的DFT 電路，其穩(wěn)定性更強。但這種方法的缺點是測試范圍和分辨率都較低。

圖5 基于環(huán)路振蕩器的邦定前TSV 測試原理

4 芯粒的可測性設(shè)計技術(shù)

隨著集成電路復(fù)雜度的不斷提升和特征尺寸的日益縮小，測試費用和難度大幅度提高，需要在電路設(shè)計之初就考慮測試問題。本節(jié)主要介紹幾種測試訪問標(biāo)準(zhǔn)的演變歷程，并闡述它們之間的聯(lián)系與差異。

4.1 可測性設(shè)計標(biāo)準(zhǔn)

可測性設(shè)計技術(shù)發(fā)展至今，已形成了一系列可測性設(shè)計標(biāo)準(zhǔn)。IEEE 1149.1 是最早用于板級IC 互聯(lián)測試的標(biāo)準(zhǔn)，隨著集成電路不斷復(fù)雜化，對互操作性和可重用性要求逐漸增強，IEEE 1687 和IEEE 1500 應(yīng)運而生，近年來，業(yè)界又提出一種針對2.5D 與3D 芯片測試的IEEE 1838 標(biāo)準(zhǔn)訪問協(xié)議。

（1）IEEE 1149.1——板級測試訪問架構(gòu)[11]

20 世紀(jì)80 年代末，由于表面貼裝技術(shù)的使用，PCB 的密度變高，傳統(tǒng)的針床測試不再適用，為提高電路的可測性，JTAG 和IEEE 標(biāo)準(zhǔn)化委員會提出了邊界掃描體系結(jié)構(gòu)及測試訪問端口IEEE 1149.1 標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)主要目的是以非侵入性的方式克服板級探測困難，解決電路板級互聯(lián)測試問題。

（2）IEEE 1500——標(biāo)準(zhǔn)化嵌入式內(nèi)核測試[13]

IEEE 1500 標(biāo)準(zhǔn)的提出是為了實現(xiàn)內(nèi)核測試接口標(biāo)準(zhǔn)化，IEEE 1500 標(biāo)準(zhǔn)的一個重要特征就是每個嵌入式內(nèi)核的I/O 端口都會插入一個測試殼單元，這樣在IP 級別上進行與測試相關(guān)的修改便不會在集成過程中導(dǎo)致設(shè)計更改。此外，IEEE 1500 的另一個重要特點是分層測試和IP 測試的重用。利用邊界掃描鏈可以將功能內(nèi)核接口隔離，因此可以直接使用針對嵌入式內(nèi)核的測試向量，而不必關(guān)心功能接口。

（3）IEEE 1687——內(nèi)部JTAG（iJTAG）標(biāo)準(zhǔn)[14]

隨著片上集成的嵌入式內(nèi)核數(shù)量增長，嵌入式儀器化的方法更為有效。IEEE 1687 標(biāo)準(zhǔn)使用統(tǒng)一方法來描述芯片內(nèi)部IP 塊，并將具有特定功能的IP 塊整合到整個設(shè)計中，重新對IP 塊進行初始化、編程和編寫測試程序。

（4）IEEE 1838——2.5D 和3D 堆棧測試標(biāo)準(zhǔn)化[15]

IEEE 1838 主要是為3D 芯片的測試提供一種通用的解決方案，該標(biāo)準(zhǔn)定義了芯片級特性，提供了2.5D/3D 堆疊設(shè)備的標(biāo)準(zhǔn)化測試端口接口，接口支持即插即用的集成，提供跨多個芯粒的測試訪問。

IEEE 1149.1 標(biāo)準(zhǔn)最初是通過提供片上邏輯來進行內(nèi)部互聯(lián)測試，但它涉及的測試訪問端口和TAP 控制器目前已經(jīng)變成訪問嵌入式芯片的一種通用方法。此外，該標(biāo)準(zhǔn)并沒有限制擴展TAP 指令集來支持新的測試模式。目前，JTAG 的DR 被廣泛用于測試、調(diào)試中的時鐘/重置/功率控制位，以及實現(xiàn)掃描轉(zhuǎn)儲和各種調(diào)試特性。

IEEE 1500 標(biāo)準(zhǔn)的應(yīng)用場景和JTAG 類似，但它是一種包裝嵌入式內(nèi)核的方法，因此它能夠通過添加一些測試模式來驗證內(nèi)核的功能，并且通過將芯核內(nèi)嵌在特定的芯片上可以進行內(nèi)部互聯(lián)測試。IEEE 1500芯核包裝器與JTAG 的寄存器結(jié)構(gòu)類似，并且包裝器也可能包括多種測試模式，但應(yīng)用于芯核。此外IEEE 1500 標(biāo)準(zhǔn)也未對狀態(tài)機做出規(guī)定。還有一點不同的是，IEEE 1500 標(biāo)準(zhǔn)是通過WDR 來訪問芯核包裝器中的功能和設(shè)備的，這種方式的主要優(yōu)點是提高了芯核測試的可移植性。

但在IEEE 1500 標(biāo)準(zhǔn)應(yīng)用之初，IP 供應(yīng)商在交付時，不僅要提供芯核，還要提供IEEE 1500 包裝器以及IEEE 1149.1 狀態(tài)機，但芯核只是芯片的一部分，如何在芯片中包含多個芯核，并且所有芯核都擁有獨立的TAP 控制器和狀態(tài)機成了一個問題。IEEE 1687 標(biāo)準(zhǔn)含有多個嵌入式TAP 控制器，從而完美解決了這個問題。此外，IEEE 1149.1 和IEEE 1500 標(biāo)準(zhǔn)關(guān)注如何定義硬件結(jié)構(gòu)，并且包含預(yù)設(shè)的寄存器結(jié)構(gòu)，IEEE 1687標(biāo)準(zhǔn)不存在強制的寄存器結(jié)構(gòu)，主要關(guān)注嵌入式儀器的可擴展性、配置與操作。IEEE 1687 標(biāo)準(zhǔn)的主要應(yīng)用場景就是通過提供訪問嵌入式設(shè)備來滿足不同的需求，例如測試、調(diào)測、功能配置等。

由于2.5D、3D 芯片很快進入市場，需要3D-DFT架構(gòu)來進行邦定前、中、后測試，IEEE 1838 標(biāo)準(zhǔn)提供了一個或多個2.5D/3D 堆疊設(shè)備的標(biāo)準(zhǔn)化測試端口接口，可以在堆棧中傳輸測試控制與測試信號。

4.2 Chiplet 可測性設(shè)計方案

目前業(yè)內(nèi)已經(jīng)提出了多種不同的DFT 方案來測試3D 集成電路。

4.2.1 基于IEEE 1149.1 或IEEE 1500 的3D-DFT架構(gòu)

MARINISSEN 等在2010 年提出一種3D 集成電路的通用測試設(shè)計架構(gòu)[16]。該架構(gòu)的主要組件是芯片級包裝器，可基于IEEE 1500 或基于IEEE 1149.1，允許進行邦定前、中、后測試，同時也支持模塊化的測試方法，即各種芯粒、嵌入式IP 核、基于TSV 的片間互連以及外部I/O 均可作為獨立單元進行測試，具體結(jié)構(gòu)如圖6 所示，圖中顯示的是由3 個芯粒構(gòu)成的堆棧，淺紅色顯示的是所提出的3D-DFT 架構(gòu)，主要特征是：提供串行與并行接口；測試數(shù)據(jù)從外部I/O 端口傳入、傳出；在所有非底部芯粒上安裝專用探針墊；TestElevator 通過堆棧傳播測試信號；分層測試控制機制。堆棧的外部I/O 由IEEE 1149.1 邊界掃描包裹，此外芯粒內(nèi)也存在DFT 結(jié)構(gòu)，例如內(nèi)部掃描鏈、測試數(shù)據(jù)壓縮（TDC）、BIST、符合IEEE 1500 標(biāo)準(zhǔn)的核心包裝器和測試訪問機制（TAM）。因此，該結(jié)構(gòu)測試的主要原理是通過非底部專用探針墊從外部測試設(shè)備獲取測試數(shù)據(jù)來進行邦定前測試，使用設(shè)計的TestElevator 在邦定后測試期間上下驅(qū)動測試信號，以及使用程序指令寄存器（WIR）鏈來配置測試互連。該方法提供了一個結(jié)構(gòu)化的DFT 模板，可以滿足3D 芯粒測試訪問需求，此外該架構(gòu)具有可擴展性，適用于所有堆棧高度，并提供用戶自定義的測試訪問帶寬，可以說是未來DFT 插入和測試擴展的EDA 工具流標(biāo)準(zhǔn)化和自動化的良好起點。

圖6 3D 集成電路的通用測試設(shè)計架構(gòu)

FKIH 等在2013 年提出一種基于自動芯粒檢測機制的JTAP 3D 測試架構(gòu)[17]。自動芯粒檢測機制利用2 個檢測器來檢測是否存在相鄰的芯粒（頂部和底部），因此堆棧中的芯粒位置被完全定義，這允許產(chǎn)生三維JTAG 復(fù)用邏輯的控制信號。將檢測器集成到基于JTAP 的3D 測試架構(gòu)中，在邦定后測試中，使用下芯粒檢測器驅(qū)動JTAG 輸入，并使用上芯粒檢測器驅(qū)動JTAG 輸出TDO，從而使TDI-TDO 鏈由上連續(xù)形成。此時，3D 電路可以與PCB 板的三維集成電路串聯(lián)，所有JTAG 指令可以按順序執(zhí)行：每個芯粒的內(nèi)部測試、外部測試互連；TSV 堆疊裸芯之間的垂直互連和Pad 連接3D 電路外部組件。如果需要邦定前測試，可以通過非底部專用探針墊從外部測試設(shè)備獲取測試數(shù)據(jù)來進行。

MARINISSEN 等提出的通用3D-DFT 架構(gòu)滿足三維電路測試要求，但分層WIR 配置時間較長，特別是邦定中和邦定后測試，改進空間很大。而FKIH 等提出的自動芯粒檢測機制擺脫了經(jīng)典的三維測試架構(gòu)的一些限制，特別是傳統(tǒng)通過指令寄存器配置多路復(fù)用器的步驟，此架構(gòu)在所有堆疊級別上都可用，該檢測機制也能夠拓展到基于其他測試訪問協(xié)議的三維測試體系結(jié)構(gòu)中。

4.2.2 基于IEEE 1687 的3D-DFT 架構(gòu)

FKIH 等在2014 年提出了一種基于IEEE 1687 和自動芯粒檢測機制[17]的3D-DFT 架構(gòu)[18]，并且在無源中介層中得到實現(xiàn)。該架構(gòu)利用自動芯粒檢測機制自動確定另一個芯粒是否堆疊連接，在測試TSV 和Pad之間進行切換以建立所需的通信路徑，從而完成了芯粒邦定前、邦定中和邦定后的測試。該研究探索了統(tǒng)一（所有芯粒嵌入JTAG 測試接口）和異構(gòu)（芯粒有不同的測試訪問機制）的2 種測試體系結(jié)構(gòu)。具體結(jié)構(gòu)如圖7 所示，統(tǒng)一測試結(jié)構(gòu)要求所有堆疊芯粒都配備作為測試訪問機制的JTAG 接口（TDI、TDO、TMS、TCK，可選的TRST）以構(gòu)建3D-DFT 鏈，以及TAP 控制器并圍繞其構(gòu)建IEEE 1687 電路，包括段插入位（SIB）和相關(guān)的TDR。對于異構(gòu)測試結(jié)構(gòu)，選擇一個芯粒管理2.5D 系統(tǒng)中所有芯粒的測試，該芯粒嵌入了IEEE 1687 基礎(chǔ)結(jié)構(gòu)（TAP 控制器、IR 和解碼器），而其余芯粒當(dāng)作具有特定功能的IP 塊，由于SIB 的存在，芯?？梢詫崿F(xiàn)同時測試或連續(xù)測試。由于使用高級測試建模語言（ICL）和程序描述語言（PDL）來插入DFT，在減少開發(fā)時間的同時也能夠輕易地實現(xiàn)2D到3D 堆棧的測試重定向。這項工作為各種具有物理約束（例如功率和熱問題）的儀器的3D 測試開辟了道路。

圖7 基于IEEE 1687 和自動芯粒檢測機制的3D-DFT 架構(gòu)

DURUPT 等在2016 年提出了一種基于IEEE 1687 標(biāo)準(zhǔn)的用于測試堆疊在有源中介層上的多芯粒3D-DFT 架構(gòu)[19]。該架構(gòu)利用Chiplet-Footprints 結(jié)構(gòu)，提供了一個在芯片之間的可重構(gòu)和模塊化的TAP 鏈。它的硬件與IEEE 1149.1 兼容，并且使用了ICL 和PDL，因此也能夠輕易地實現(xiàn)2D 到3D 堆棧的測試重定向。提出的3D-DFT 架構(gòu)基于2 種訪問機制：一是基于IEEE 1687 分層和可配置的串行連接網(wǎng)絡(luò)，并由JTAG TAP 端口進行訪問；二是壓縮邏輯的全掃描網(wǎng)絡(luò)，在減少引腳的同時也提供了高效的并行全掃描測試。該方案已在一個高復(fù)雜度3D 有源介質(zhì)層上得到了充分的實現(xiàn)。

YE 等在2016 年提出的基于IEEE 1687 標(biāo)準(zhǔn)和高效測試控制器的3D-DFT 架構(gòu)[20]如圖8 所示。對于每個堆疊起來的芯粒都要包含4 個測試組件：①基于IEEE 1687 的掃描路徑控制單元；②測試內(nèi)核的掃描鏈連接到許多并行菊花鏈；③TAP 控制器控制并行菊花鏈和掃描路徑控制單元；④2 個頂級復(fù)用器（T0 和T1）用來確定測試數(shù)據(jù)路徑，另外底部的裸芯還應(yīng)包含一個測試訪問控制器。該體系結(jié)構(gòu)同時支持邦定前和邦定后的測試，利用JTAP 探針墊和自動芯粒檢測機制[17]控制的2 個多路復(fù)用器（P0 和P1）在邦定前后切換測試路徑，對于邦定后測試，由掃描路徑控制單元進行控制的頂級多路復(fù)用器T0 和T1 控制來自堆芯菊花鏈的測試數(shù)據(jù)流。該研究修改IEEE 1500 包裝器以實現(xiàn)高效并行掃描和TSV 測試，并采用嵌入式TAMC 進行自主、高速測試，只需極少甚至不使用外部測試設(shè)備，即可高效靈活地執(zhí)行3D-IC 測試，降低測試成本。這種測試架構(gòu)的優(yōu)點包括：①促進現(xiàn)場自主測試；②通過IEEE 1687 結(jié)構(gòu)支持高度靈活的測試調(diào)度；③面積開銷低；④用于重新配置的測試周期開銷非常小；⑤支持鍵前、鍵后和TSV 測試。

圖8 基于IEEE 1687 標(biāo)準(zhǔn)和高效測試控制器的3D-DFT 架構(gòu)

FKIH 等和YE 等提出的3D-DFT 架構(gòu)在3D 原型實現(xiàn)上證明了它們的可行性，但有源中介層的測試問題沒有得到解決；而DURUPT 等提出的架構(gòu)和測試流程已經(jīng)應(yīng)用于3D 有源介質(zhì)層電路原型，并可用于測試介質(zhì)層active links、passive links 以及嵌入式MBIST。此外，F(xiàn)KIH 等提出的方法主要特點是根據(jù)測試階段自動配置測試路徑，該方法更加靈活，可以在不增加區(qū)域成本的情況下增強測試并發(fā)性；DURUPT等使用footprint 提供了一種分治策略，設(shè)備之間相互隔離且大大縮短了掃描鏈的長度；YE 等的方法主要優(yōu)點在于采用嵌入式TAMC，能夠進行自主、高速測試，修改IEEE 1500 包裝器以實現(xiàn)高效并行掃描和TSV 測試，這種方法對外部測試設(shè)備的依賴性也較低。

iJTAG 與JTAG 相比有著顯著的優(yōu)點，尤其是在靈活性和重定向方面。關(guān)于靈活性，在IEEE 1687 中，可以通過掃描鏈上的SIB 來動態(tài)配置在TDI 和TDO之間連接的TDR，但對于JTAG，必須在芯粒的設(shè)計階段選擇實現(xiàn)測試并發(fā)的指令。此外，使用JTAG 就必須在設(shè)計時選擇同時測試的IP 集，之后不能修改，而使用iJTAG，可以動態(tài)更改這些集合。關(guān)于重定向，IEEE 1687 利用ICL 和PDL 可以輕松地將目標(biāo)從2D（芯片級）重定向到3D（堆棧級），但由于缺乏JTAG 的流程和高級語言，使用經(jīng)典JTAG 測試標(biāo)準(zhǔn)很難做到這一點。

4.2.3 基于IEEE 1838 的3D-DFT 架構(gòu)

CUI 等在2021 年提出了一種基于IEEE 1838 芯片包裝寄存器（DWR）和BIST 電路的3D-IC 互連接口測試和修復(fù)方案[21]。其原理是通過BIST 電路自動對互連接口的故障位置進行定位，接著內(nèi)置自修復(fù)（BISR）電路自動完成修復(fù)。此外，DWR 結(jié)構(gòu)支持自動測試向量生成（ATPG），可以測試互連接口周圍的組合電路，補充了BIST 測試的盲點，確保了測試的高覆蓋率，并提出了修復(fù)數(shù)據(jù)壓縮技術(shù)，減少了存儲空間需求。

5 結(jié)束語

芯粒異構(gòu)集成技術(shù)促進了多芯片封裝的發(fā)展，解決了芯片研發(fā)在成本、規(guī)模、周期等方面的問題，有效地延續(xù)了摩爾定律。在芯粒的制造、堆疊過程中，需要對每個芯粒進行邦定前、邦定中、邦定后以及最終測試等全面測試。

芯粒的技術(shù)核心在于實現(xiàn)芯粒間的高速互聯(lián)。目前各互聯(lián)標(biāo)準(zhǔn)組織尚未標(biāo)準(zhǔn)化一致性測試流程和方法。針對芯粒電氣物理層連通性的互連測試，目前可以采取邊界掃描測試、邏輯簇測試、基于環(huán)路振蕩器的片上測試等方法進行。

芯粒異構(gòu)集成系統(tǒng)普遍采用2.5D、3D 封裝集成，測試難度大幅度提高，需要在電路設(shè)計初始就考慮測試問題，進行可測性設(shè)計。傳統(tǒng)的IEEE 1149.1、IEEE 1500 等可測性設(shè)計標(biāo)準(zhǔn)已滿足不了芯粒系統(tǒng)的測試需求，需要開展3D-DFT 架構(gòu)與測試方法研究?？梢钥紤]利用IEEE 1687 標(biāo)準(zhǔn)提供的ICL 和PDL 實現(xiàn)測試重定向功能，利用IEEE 1838 標(biāo)準(zhǔn)提供的2.5D/3D 堆疊設(shè)備的標(biāo)準(zhǔn)化測試端口接口和跨多個芯粒的測試訪問機制建立相應(yīng)的3D-DFT 架構(gòu)進行測試。

總之，目前在集成電路先進制程受限的背景下，芯粒技術(shù)將是中國集成電路發(fā)展的重大機遇，急需開展相關(guān)測試技術(shù)的研究，本文介紹了芯粒測試難點與挑戰(zhàn)，描述了互聯(lián)標(biāo)準(zhǔn)發(fā)展情況，說明了建立中國芯粒技術(shù)標(biāo)準(zhǔn)的重要性，分析了目前業(yè)內(nèi)推出的一些芯粒測試方法的優(yōu)缺點以及各方法間的聯(lián)系與區(qū)別，希望幫助研究人員開拓思路。