基于電路分塊的超大規(guī)模集成電路測試技術(shù)研究

魯 芬

（武昌工學院 智能制造學院，湖北 武漢）

引言

隨著現(xiàn)代化社會的飛速發(fā)展，超大規(guī)模集成電路測試技術(shù)應(yīng)用較為廣泛，通過對于測試技術(shù)更為優(yōu)化的研究與經(jīng)驗累積，使得內(nèi)部結(jié)構(gòu)復(fù)雜的超大規(guī)模集成電路能夠精準得到測試[1]。通過測試技術(shù)能夠降低測試成本，使得集成電路產(chǎn)生得到更多的重視。在測試技術(shù)的應(yīng)用過程中，與電路設(shè)計相關(guān)問題進行測試后成為研究重點。在生產(chǎn)階段，為了能夠得到?jīng)]有故障的集成電路芯片，需要對其進行嚴格檢查。通過激勵與分析響應(yīng)來判斷芯片中存在的故障。在測試開始時，通過未知狀態(tài)和測試碼序列來增加測試電路中的組合邏輯，獲得制定長度與順序的測試序列。這樣不能夠降低測試方法的復(fù)雜性，還能夠通過對局部進行掃描的方法對設(shè)備外殼進行測試，滿足了檢測實際存在物理缺陷的可能。由于傳統(tǒng)的測試設(shè)備無法跟上電路規(guī)模擴大后的更新速度，對整體結(jié)構(gòu)的測試性較差。在對每個子電路的輸入輸出進行控制過程中增加額外電路邏輯，硬件開支較大。在實際過程中，運用窮舉測試面對大規(guī)模組合電路時，故障覆蓋率低，受多種條件影響使得輸電線路運行較差。同時，當電路的門級增大，敏化通路變得更加復(fù)雜，難以有效控制，使得超大規(guī)模集成電路測試結(jié)果不符合預(yù)期目標。因此現(xiàn)階段，以超大規(guī)模集成電路測試技術(shù)為研究對象，結(jié)合實際情況進行實驗與分析。

1 超大規(guī)模集成電路測試技術(shù)

1.1 電路分塊敏化通路

在測試超大規(guī)模的電路時，將電路劃分為若干小塊，設(shè)定將N 個輸入端電路劃分成M 塊，每塊中具有k 個原始輸入信號，則所有分塊電路的測試集長度為：

式中，E 為測試集長度。通過原始輸入到各個子電路的輸入，使得不同子電路的輸出值都能夠得到敏化[2]。根據(jù)敏化通路能夠更為方便對子電路進行測試。但是在實際測量中，為了能夠?qū)㈦娐愤M行有效分塊達到優(yōu)化測試生成的目的，需要將子電路通過CIST 結(jié)構(gòu)進行獨立測試。當電路門級增大時，測試中的數(shù)目也會增大，需要運用超圖分解來進行電路分塊。設(shè)置圖G(x,e)為待劃分的電路，其中x 為邏輯單元，在不同單元中具有不同面積，e 為節(jié)點集合，使得不同邏輯單元之間存在連接關(guān)系。將x 劃分為k 個相同的子集x1,x2,...,xk，使得邊集e 中的數(shù)量為最低。當(x,x,...,x)中的節(jié)點面積之和一致時，將超圖的頂點分為k 個部分，與k 個部分頂點相連的邊數(shù)最小，經(jīng)過分解可以得到不同子電路中聯(lián)系最小，這樣在測試過程中的電路面積開銷就會變小[3]。

1.2 電路布局規(guī)劃添加連接約束

根據(jù)集成電路的布局，應(yīng)用標準單元設(shè)計，將測量模塊放置在不同位置，確定測量模塊在芯片中的最佳位置[4]。在布局中，首先需要進行全局布局，首先為所有區(qū)域生成具體的布局，隨后對其進行詳細布局，為指定的電路部分建立實際的幾何布局。通過設(shè)計布局后，再完成壓縮，這樣能夠進一步減少芯片使用面積。運用蟻群算法群體優(yōu)化算法，在超大規(guī)模集成電路中結(jié)合在分化成的小塊搜索空間，對理想結(jié)果進行搜索。針對布局變化，選擇分層設(shè)計來減少芯片的電路面積，這樣能夠形成布局的正常區(qū)域，其表達式為：

式中，H 為布局的正常區(qū)域；S 為布設(shè)平面；P 為在電路中存在的故障。則局域端點之間的距離為：

式中，t 為布局起點；u 為布局終點。如果布局的正常區(qū)域中存在子集Q，使得t 和u 可以在Q 中連接，即Q 中存在至少一條t 到u 的路徑，表示T 為W 的連接圖[5]。在分層架構(gòu)應(yīng)用中，設(shè)置兩個連接點為(xi,yi)和(xj,yj)，兩個連接點之間的距離運用曼哈頓距離公式進行計算，其公式為：

式中,T 為新的端點之間的距離。當明確兩個連接點坐標時，通過公式就可以將連接點之間的距離計算出來。計算所有連接點之間的距離，并針對T 中找到(t,u)的最短路徑，這樣就能夠在一定程度上降低搜索的復(fù)雜度。如果布局區(qū)域沒有故障發(fā)生，兩個連接點間的最短路徑就不能構(gòu)成路徑圖。如果布局區(qū)域有故障發(fā)生，可以根據(jù)故障位置再結(jié)合線網(wǎng)端點構(gòu)造布局形成路徑圖，這樣能夠形成集成電路驅(qū)動區(qū)間，很好地添加了在測試過程中電路布局的約束。

1.3 IDDQ 測試技術(shù)在超大規(guī)模集成電路中測試

在超大規(guī)模集成電路測試中，對不同時鐘周期施加在芯片管腳操作向量來用于測試。這種向量是基于故障，所以需要通過特定算法來生成。對于隨機生成的向量，通過特定的測試向量生成電路生成，并根據(jù)測試長度來計算故障覆蓋率，判斷不同方法中的故障覆蓋率大小從而得到最優(yōu)測試技術(shù)，具體見圖1。

圖1 混合測試方法示意圖

通過故障的等價壓縮，按照電路功能來進行判斷后對組合電路進行測試。對于時序電路，可以將時序電路中的觸發(fā)器當做組合電路的一部分進行分析。為了能夠準確對電路進行測試，在測試中可能會存在瞬態(tài)電流擊穿的情況，這是需要轉(zhuǎn)換不同的操作模式，使得工作的電流范圍增加，構(gòu)成控制環(huán)路，由電流測試放大器測量，將輸出端產(chǎn)生的電壓與流經(jīng)被測器件的電流形成一定比例，得到最后的電流值，并由引腳輸出。在確定測試向量后，通過電路元器件的故障監(jiān)測點與實際值之間的差異，檢測到故障，將結(jié)果進行輸出。對于隨機測試向量生成，需要通過計算得到：

式中,L 為隨機測試向量長度；λ 為參數(shù)。生成的測試向量中存在測試向量的特征。根據(jù)不同故障類型的需要，通過邏輯電路按照用途進行模擬，這樣能夠在輸入端發(fā)送多個測試信號，根據(jù)比較輸出結(jié)果與實際結(jié)果是否正確，判斷出電路中是否存在故障。

2 實驗測試與分析

為了驗證提出的測試技術(shù)可靠性，需要設(shè)置三個小組，分別運用本文方法，文獻[1]方法和文獻[2]方法進行IDDQ 靜態(tài)電流測試。根據(jù)測試記錄，對輸出波形中的振幅進行與實際值的比較。其中，振幅的實際值為-10～10 cm。當測試技術(shù)測試值與實際值一致時，說明該方法能夠準確對超大規(guī)模集成電路進行測試，從而判斷芯片在生產(chǎn)過程中是否為缺陷。

2.1 搭建實驗環(huán)境

搭建實驗所需的超大集成電路測試平臺，測試平臺的硬件主要為PXI 總線機箱，RT 控制器，PXI 卡測設(shè)備、遠程控制臺和124 芯片測試接口。同時針對接口配備同類型的打印機和計算機。使用的同步模擬輸出卡為CP-12，計數(shù)器一臺，矩陣開關(guān)模塊為PCO-45S。同時配備一臺萬用數(shù)字表，一臺示波器。具體測試平臺總體結(jié)構(gòu)圖見圖2。

圖2 測試平臺總體實物圖

計算機通過遠程控制臺對不同設(shè)備和模塊進行控制。同步模擬輸出卡進行信號輸出，每條輸出通道的速度最高為2 M/s，分辨率為12 位，電流驅(qū)動能力為8 mA。超大規(guī)模集成電路測試平臺通過120 芯連接器將測試接口與外部接口進行連接。面對超大規(guī)模集成電路在海量數(shù)據(jù)管理過程中，運用DIde 軟件進行數(shù)據(jù)分析與可視化顯示。根據(jù)同步模擬輸出卡的模擬應(yīng)用，能夠在設(shè)計板中顯示波形發(fā)生功能。選擇出模擬輸出電壓通道，根據(jù)波形選擇采樣模式進行連續(xù)取樣，確定觸發(fā)器參數(shù)并將波形寫入后進行波形輸出。在測試過程中首先要明確具體的測試任務(wù)，對任務(wù)中的每一個需要產(chǎn)生的輸入信號和需要測試的輸出信號進行測量。通過矩陣開關(guān)的切換，將需要輸入的信號換乘被測電路的輸入端，將測試的輸出信號運用萬用表設(shè)備進行精準測量。

2.2 結(jié)果與分析

針對本文方法在VO4 端測試過程中的連通性，通過矩陣開關(guān)將集成電路中的信號源連通到VO4 端，這樣能夠使得信號源的輸出信號可以輸入到電路中，從而測試其連通性，具體結(jié)果見表1。

表1 矩陣開關(guān)控制

通過Lab 控制集成電路VO4 端連接3.08 Ω 電阻，23.1 mA 動態(tài)電流和12 V 抗干擾電壓，在VO4端功能測試存在波形時，針對行4 中未連通的故障引起的高靜態(tài)電流進行研究。對測試距離數(shù)據(jù)進行輸出，得到三個小組的輸出波形見圖3。

圖3 測試記錄中輸出波形

由實驗結(jié)果可知，運用本文方法小組在VO4 端的振幅為-10～10 cm，與實際值完全一致。而運行文獻[1]方法的小組在VO4 端的振幅為-15～25 cm，運用文獻[2]方法的小組在VO4 端的振幅為-20～20 cm，均與實際值不相符。說明運用本文測試技術(shù)能夠符合集成電路測試需求，根據(jù)設(shè)計流程進行穩(wěn)定嚴謹?shù)臏y試，能夠測試大量數(shù)據(jù)，縮短測試數(shù)據(jù)傳輸過程中所需時間，降低測試成本。

結(jié)束語

為了控制成本通過不斷改進和組合的方式進行對電路進行測試。本次在設(shè)計電路過程中，考慮測試的復(fù)雜程度，設(shè)計出易于測試的電路。這樣不僅能夠提升測試系統(tǒng)利用率，還能夠獲得較好的經(jīng)濟效益，滿足算法對于應(yīng)用性的要求。通過算法不斷優(yōu)化，能夠?qū)⒁粋€規(guī)模比較大的電路分成不同小塊，有效降低測試時間和成本，實現(xiàn)對于目標來說更有效，更準確的測試。