基于分段線性模型針對傳輸線脈沖瞬態(tài)干擾信號的芯片協(xié)同防護設(shè)計方法

付 路 閻照文 劉玉竹 蘇麗軒

(北京航空航天大學電子信息工程學院 北京 100191)

1 引 言

電子信息類產(chǎn)品廣泛存在于人類點點滴滴的生活中，成為人們生活中不可或缺的組成部分[1]。集成電路作為電子信息類產(chǎn)品的基本單元，隨著其向小體積、高密度、高開關(guān)速度等方向的快速發(fā)展，其在電子信息類產(chǎn)品的組成中發(fā)揮著越來越重要的作用，同時帶來的電磁兼容性問題也越來越突出。其中，靜電放電對電子產(chǎn)品的危害是很大的，它能在瞬間達到幾千伏，對集成電路來說有時候是毀滅性的。因此，集成電路靜電放電防護研究越來越備受關(guān)注[2,3]。

靜電放電是指帶電體周圍的場強超過周圍介質(zhì)的絕緣擊穿場強時，因介質(zhì)電離而使帶電體上的靜電荷部分或全部消失的現(xiàn)象。靜電放電過程往往會產(chǎn)生瞬時脈沖大電流，其強度可達到幾十安培甚至上百安培，屬于瞬態(tài)干擾類型。集成電路靜電放電研究由來已久[4,5]，目前在測試、建模等方面均已形成了很多標準[6,7]。同時，在建模、測試、防護等方面的研究[3–5,8,9]層出不窮，不斷推進集成電路靜電放電防護工作的進展。根據(jù)靜電放電產(chǎn)生的方式、上升時間、衰減時間以及峰值電流等因素，將其主要劃分為幾種放電模式：人體模型、機器模型、人體金屬模型、組件充電模型、家具模型等，以上模型能夠確定失效等級。

另外，隨著集成電路工藝水平的不斷提升，集成度、小型化、高速度以及應(yīng)用場景的電磁環(huán)境復雜性逐漸提升，集成電路更易受到靜電放電干擾的影響，從而使得研究者也不斷面臨新的挑戰(zhàn)。

但是研究靜電放電還需要細節(jié)，傳輸線脈沖(Transmission Line Pulse, TLP)測試模型和技術(shù)因其可靠、可重復、過程參數(shù)能夠被觀察和記錄等特點，被器件級靜電放電特性研究廣泛采用。TLP是研究靜電放電防護公認的有效手段[7,10]。隨著TLP測試技術(shù)的不斷提升，應(yīng)用TLP解決靜電放電問題的研究[11,12]不斷涌現(xiàn)。其中，研究者在證明靜電放電測試方法和傳輸線脈沖測試方法結(jié)果之間的等效性或相關(guān)性方面有較多研究[13–15]。應(yīng)用TLP技術(shù)在集成電路靜電放電防護方面也有不少感興趣的研究者[2]?；趥鬏斁€脈沖測試的各種仿真模型也已經(jīng)被提出并不斷改進。其中，分段線性模型由Ralph Santoro[16]于1995年首次提出，并由Austermann等人[17]作為4種仿真模型之一進行了更為詳細的介紹，但是他們所描述的分段線性模型不夠完善，有一定的改進空間。

瞬態(tài)電壓抑制(Transient Voltage Suppression,TVS)二極管是集成電路在進行靜電放電防護時，最常采用的防護器件之一。TVS二極管作為防護器件使用時，通常采用兩個方式應(yīng)用到集成電路：一是片外防護，也就是將TVS二極管應(yīng)用到芯片引腳回路遠端；二是片內(nèi)防護，也就是將TVS二極管直接集成在芯片內(nèi)部。經(jīng)過研究者的不斷努力，TVS二極管在性能的設(shè)計和提高方面不斷進步[18,19]。并且，更多的研究致力于應(yīng)用TVS二極管進行集成電路片上或者片外的防護工作上，如芯片應(yīng)對瞬態(tài)干擾的防護器件建模仿真[20,21]以及防護效果研究[22–25]等。

黃薇等人[20]對該器件在高電壓大電流下的反向工作特性建模，在Matlab中利用所建模型仿真，來預測TVS二極管瞬態(tài)電壓抑制時的電特性。周月賓等人[21]通過PSCAD/EMTDC自身提供的二極管，復合等值模型，有效解決了換流器閉鎖、解鎖行為的精確模擬問題。張楊等人[26]提出了TVS沖擊電壓模型，研究了抑制沖擊電壓措施，有效解決了TVS本身的寄生參數(shù)對ESD防護特性的影響?，F(xiàn)有研究多為針對防護器件本身的建模仿真和性能提高的研究。Maghlakelidze等人[24]使用TLP測試手段研究了瞬態(tài)電壓抑制器件對集成電路的防護效果。Zeng等人[25]證明了使用基于瞬態(tài)電壓抑制器(TVS)二極管的電路在高功率微波(HPM)脈沖下的保護效果。同樣是通過測試手段實現(xiàn)防護效果研究。陳強等人[27]依據(jù)IEC61000-4-2 ESD應(yīng)力作用下完成了一款開關(guān)芯片防護電路的仿真。由此可見，當前在芯片防護效果研究方面，大多使用實測手段對防護效果開展驗證，目前尚未發(fā)現(xiàn)應(yīng)用仿真方法實現(xiàn)基于TLP的集成電路防護研究以及相關(guān)的仿真模型。

綜上所述，國內(nèi)外針對瞬態(tài)干擾的測試多以ESD等級測試為主，來判斷器件是否能承受該級別的干擾，各等級之間的差異很大，缺乏對器件損毀的精確判據(jù)。而且，當前針對防護器件的選型和使用主要根據(jù)數(shù)據(jù)手冊和工程經(jīng)驗，缺乏對基于器件實測數(shù)據(jù)的精準把握和精確的防護方法，容易出現(xiàn)過保護或欠保護現(xiàn)象。

因此，本文通過芯片在TLP應(yīng)力作用下的伏安特性數(shù)據(jù)，構(gòu)建了基于實測TLP數(shù)據(jù)的瞬態(tài)干擾模型，并建立了TVS防護器件的等效電路模型，提出了芯片的協(xié)同防護設(shè)計方法。本文精確地獲取了器件的損毀閾值，實現(xiàn)了基于實測數(shù)據(jù)的精確協(xié)同防護設(shè)計。

2 基于TLP測試的芯片分段線性建模方法

基于TLP測試芯片的分段線性建模是以對芯片的TLP測試獲得的I-V數(shù)據(jù)為基礎(chǔ)，對其進行近似線性分段后，進行模型的建立。根據(jù)分段線性建模方法，近似線性的線段一方面可以通過觀察其線性程度，另一方面也可以通過觀察I-V曲線的數(shù)據(jù)判斷其線性程度來進行近似線性線段的選取。選取的每一個線段都需要具備近似線性的特點，從仿真成本的角度考慮近似線性線段的數(shù)量越少成本越低，但是從仿真精度的角度考慮近似線性線段的數(shù)量越多精度越高，因此結(jié)合自身對成本和精度的要求來選擇合適的近似線性線段來進行仿真。

2.1 芯片的傳輸線脈沖測試

本文利用TLP自動測試系統(tǒng)，對型號為CD4001BE的芯片上的“B-Vss”回路也就是“輸入到地”回路進行了TLP應(yīng)力下的測試，獲得了瞬態(tài)電壓、瞬態(tài)電流、直流下的漏電流等數(shù)據(jù)。測試中所使用的傳輸線脈沖，其脈寬Pw=50 ns、上升沿和下降沿Tr=Tf=1 ns。其電壓幅值自0.5 V開始，在0.5～445 V范圍內(nèi)逐漸增大，每一個TLP電壓幅值都開展一次T L P 應(yīng)力測試。T L P 自動測試系統(tǒng)向芯片CD4001BE“輸入到地”回路自動發(fā)送一組脈沖串，同時監(jiān)測瞬態(tài)電壓、瞬態(tài)電流和漏電流等數(shù)據(jù)。當TLP電壓幅值達到445 V時，所監(jiān)測芯片CD4001BE“輸入到地”引腳回路上的漏電流曲線出現(xiàn)的明顯變化，證明芯片損毀，TLP測試停止，系統(tǒng)自動記錄TLP脈沖應(yīng)力下的相關(guān)參數(shù)。

本文還利用TLP自動測試系統(tǒng)，對型號為SN74LS04D的芯片的“A-GND”也是“輸入到地”回路在100 ns脈沖寬度的TLP干擾下進行測試，并獲得了該回路的I-V曲線數(shù)據(jù)。

2.2 芯片CD4001BE的分段線性建模

本文為了嘗試構(gòu)建分段線性模型，選取芯片CD4001BE“輸入到地”回路在50 ns脈寬TLP作用下的I-V曲線，是芯片各回路在受到TLP干擾作用下比較典型的I-V曲線的形狀。認真觀察CD4001BE的“輸入到地”回路通過在50 ns傳輸線脈沖干擾下獲取的I-V曲線走勢，選取7條(k1～k7)近似線性的線段作為構(gòu)建I-V曲線模型的原始數(shù)據(jù)，并且這樣能夠滿足本文嘗試構(gòu)建分段線性模型方法的目的，如圖1所示。這7條近似線性線段共有8個拐點(P1～P8)也如圖1所示。

圖1 芯片CD4001BE“輸入到地”回路在50 ns脈寬TLP作用下的I-V曲線

在芯片CD4001BE“輸入到地”回路在50 ns脈寬TLP作用下的I-V曲線，選取的8個拐點所對應(yīng)的每一組瞬態(tài)電壓和瞬態(tài)電流值如表1所示。所對應(yīng)的電阻值是根據(jù)分段線性建模原理，利用每一組數(shù)據(jù)所對應(yīng)的線段斜率進行計算得出的。

表1 模型中的參數(shù)

根據(jù)上述數(shù)據(jù)，構(gòu)建了芯片CD4001BE“輸入到地”回路在50 ns脈寬TLP作用下的I-V曲線的分段線性仿真模型，如圖2所示，其中直流電流源為瞬態(tài)電流值，二端口網(wǎng)絡(luò)為具有正阻二極管特性或者負阻二極管特性的網(wǎng)絡(luò)，電阻值就是對應(yīng)表1中的參數(shù)。

圖2 芯片CD4001B上“輸入到地”回路基于TLP測試的實際仿真模型

根據(jù)基于TLP測試的實際仿真模型進行仿真得到的仿真結(jié)果(紅線)與TLP實際測試的結(jié)果(藍線)進行比對，如圖3所示，可以看出兩條曲線基本吻合，說明該模型能夠有效地模擬TLP測試得到的I-V曲線。

圖3 芯片CD4001BE的I-V曲線仿真和測試數(shù)據(jù)擬合

如果想要在更多細節(jié)上實現(xiàn)更好的吻合，提高擬合度，可增加更多級的電路進行模型的完善。

2.3 芯片SN74LS04D的分段線性建模

本文還選取了反相器芯片SN74LS04D的“1A_GND”“輸入到地”回路在100ns脈沖寬度的TLP干擾下的I-V特性曲線，這是一種形狀相對比較復雜的I-V曲線類型，來進一步驗證模型的可行性。依據(jù)芯片CD4001BE上“輸入到地”回路在50 ns脈沖寬度的TLP干擾下的上述建模方法，構(gòu)建了反相器芯片SN74LS04D的“A_GND”也是“輸入到地”回路在100 ns脈沖寬度的TLP干擾下的I-V特性仿真模型。

如圖4所示兩個結(jié)果可以看出，基于器件分段線性建模仿真方法，構(gòu)建反相器芯片SN74LS04D的“輸入到地”回路在100 ns脈沖寬度的TLP干擾下的模型仿真以后，仿真與實測數(shù)據(jù)擬合效果很好，說明該方法具有很強的通用性，可用于后續(xù)的協(xié)同防護仿真設(shè)計中。

圖4 芯片SN74LS04D“輸入到地”回路仿真與實測對比

3 基于等效電路的TVS二極管建模方法

本節(jié)的模型主要以文獻[28]中的穩(wěn)壓二級管的等效電路(如圖5所示)為基礎(chǔ)，并對其進行改進來開展本研究中TVS管的建模方法研究。

圖5 穩(wěn)壓二極管等效電路

TVS二極管在防護時一般是與被保護器件并聯(lián)連接，這樣當TVS二極管的兩端受到反向瞬態(tài)高能量沖擊時，能在極快(納秒量級)的時間內(nèi)將兩端的電壓鉗制在一個預定范圍，能夠有效地保護集成電路中的精密器件，使其免遭損壞，其伏安特性主要包括正向偏置區(qū)、反向電流區(qū)、擊穿后偏置區(qū)和電流限制區(qū)等4個區(qū)域。

3.1 TVS二極管SMDJ13A的建模

結(jié)合TVS二極管的等效電路，依據(jù)數(shù)據(jù)手冊中TVS二極管的伏安特性，本節(jié)構(gòu)建了TVS二極管SMDJ13A的仿真電路模型，如圖6所示。

圖6 TVS二極管SMDJ13A的仿真模型

通過TVS二極管SMDJ13A的等效電路仿真得到的I-V曲線與基于TLP方法的實測數(shù)據(jù)比對如圖7所示，可以看出兩者有較好的擬合。

圖7 TVS二極管SMDJ13A I-V曲線仿真與實測比對

3.2 TVS二極管SMDJ40A的建模

依據(jù)TVS二極管等效電路，本節(jié)還構(gòu)建了TVS二極管SMDJ40A的仿真電路模型。

通過TVS二極管SMDJ40A的等效電路仿真得到的I-V曲線與基于TLP方法的實測數(shù)據(jù)的比對如圖8所示，可以看出兩者有較好的擬合。

圖8 TVS二極管SMDJ40A I-V曲線仿真與實測比對

擊穿電壓參數(shù)是二極管器件I-V曲線中關(guān)鍵的拐點。器件SMDJ13A及SMDJ40A的DATASHEET中的數(shù)據(jù)、建模仿真結(jié)果以及測試結(jié)果I-V曲線中關(guān)鍵拐點參數(shù)擊穿電壓如表2所示。

表2 TVS 二極管擊穿電壓參數(shù)對比(V)

從上述數(shù)據(jù)可以看出：防護器件TVS二極管SMDJ13A的擊穿電壓參數(shù)，實測和仿真結(jié)果相似，并且均略高于數(shù)據(jù)手冊中的擊穿電壓范圍；而防護器件SMDJ40A的實測和仿真的擊穿電壓值相似，且屬于數(shù)據(jù)手冊中擊穿電壓范圍。由此可見，本文的實測結(jié)果、建模仿真結(jié)果與數(shù)據(jù)手冊中的擊穿電壓參數(shù)略有差異，但基本相符，具備以此為基礎(chǔ)繼續(xù)后續(xù)研究的條件。

最大鉗位電壓參數(shù)是TVS二極管在防護設(shè)計中判斷防護能力的重要參數(shù)。器件SMDJ13A及SMDJ40A的DATASHEET中的數(shù)據(jù)、建模仿真結(jié)果以及測試結(jié)果I-V曲線中最大電壓參數(shù)如表3所示。

表3 TVS 二極管最大鉗位電壓參數(shù)對比(V)

用戶在使用數(shù)據(jù)手冊給出的最大鉗位電壓值時，為了避免出現(xiàn)器件損壞或者降級風險，要考慮一定裕度。本文中的實測和仿真中的限制電壓值均小于最大鉗位電壓值，這樣的偏差不影響對其被保護電路可承受的瞬態(tài)安全電壓的判斷，因此對于芯片選型和防護設(shè)計均不會出現(xiàn)風險性影響。

4 基于分段線性模型的芯片協(xié)同防護設(shè)計方法

為了模擬芯片在TVS二極管防護下應(yīng)對靜電放電干擾的情況，本文提出了基于分段線性模型的芯片協(xié)同防護設(shè)計方法。本文所提出的芯片協(xié)同防護設(shè)計方法就是將第2節(jié)和第3節(jié)所提出的兩種類型的模型進行聯(lián)合，模擬芯片在特定TVS二極管防護下的防護特性，這一方法預期可以有效地降低設(shè)計的時間和成本，提高防護設(shè)計方案的有效性。

4.1 芯片CD4001BE的協(xié)同防護設(shè)計

應(yīng)用上述的芯片協(xié)同防護設(shè)計方法，本節(jié)以芯片CD4001BE“輸入到地”回路為例，構(gòu)建了芯片CD4001BE“輸入到地”回路在50 ns脈寬TLP作用下在TVS二極管防護下的協(xié)同防護設(shè)計模型，如圖9所示。

圖9 芯片CD4001BE“輸入到地”回路在SMDJ13A的防護下其協(xié)同防護仿真模型圖

芯片CD4001BE的協(xié)同防護設(shè)計模型包括芯片本身在50 ns脈寬TLP干擾下的模型和TVS二極管等效電路模型。

經(jīng)過多輪不同參數(shù)TVS二極管的迭代仿真，以及初步分析，選取鉗位電壓為13 V、型號為SMDJ13A的TVS二極管對CD4001BE的“B-Vss”回路進行防護，如圖10。

通過進一步驗證，所選取的TVS二極管在瞬態(tài)電壓為16.8 V時開啟防護，此時對CD4001BE的BVss回路在一定干擾范圍內(nèi)起到了防護的作用，將瞬態(tài)電壓限制在17 V左右。當瞬態(tài)電壓為16.8 V、瞬態(tài)電流為1.78 A的開啟點之前，TVS二極管處于反向漏電區(qū)，芯片處于正常狀態(tài)。當瞬態(tài)電壓為16.8 V、瞬態(tài)電流為1.78 A之后直至瞬態(tài)電壓為17.1 V、瞬態(tài)電流為11 A，TVS二極管處于擊穿后偏置區(qū)，吸收了大電流，使電壓穩(wěn)定，因受到TVS二極管的防護，此時芯片仍處于正常狀態(tài)。

4.2 芯片SN74LS04D的協(xié)同防護設(shè)計

應(yīng)用上述的芯片協(xié)同防護設(shè)計方法，本節(jié)以芯片SN74LS04D“輸入到地”回路為例，構(gòu)建了芯片SN74LS04D“輸入到地”回路在100 ns脈寬TLP作用下的協(xié)同防護設(shè)計模型。

芯片SN74LS04D的協(xié)同防護設(shè)計模型包括芯片本身在100 ns脈寬TLP干擾下的模型和TVS二極管等效電路模型。

經(jīng)過多輪不同參數(shù)TVS二極管的迭代仿真，以及初步分析，選取鉗位電壓為40 V、型號為SMDJ40A的TVS二極管對SN74LS04D的“A-GND”回路進行防護。

如圖11所示，芯片SN74LS04D“輸入到地”回路在SMDJ40A防護下的協(xié)同防護仿真與實測的I-V曲線結(jié)果中，在瞬態(tài)電壓為20 V左右之前產(chǎn)生了一定的偏差，之后差異逐漸減小并趨于吻合。由于芯片模型和TVS模型中均有電流源，導致它們在級聯(lián)之后相互影響，出現(xiàn)了一定的差異。而這一差異不影響對TVS防護效果的判斷。

圖11 芯片SN74LS04D“輸入到地”回路在SMDJ40A防護下的協(xié)同防護仿真與實測的I-V曲線對比

TVS二極管的數(shù)據(jù)手冊提供的參數(shù)值雖然具有參考性，但是也存在一定的偏差，而TVS二極管的正確選型對于芯片的防護是一個非常關(guān)鍵的因素。因此，通過協(xié)同防護設(shè)計方法具有必要性，它可以實現(xiàn)先行應(yīng)用仿真的方法進行摸底提出選型建議，再進行實際測試驗證，從而節(jié)約了設(shè)計時間和成本，進一步提高了防護的有效性。

5 結(jié)束語

本文通過I-V特性曲線數(shù)據(jù)，構(gòu)建了芯片“B-Vss”回路在TLP應(yīng)力下的I-V特性模型。本文還基于數(shù)據(jù)手冊數(shù)據(jù)構(gòu)建了TVS二極管等效電路模型。同時，本文基于上述兩個模型，提出了芯片的協(xié)同防護仿真設(shè)計建模方法，從而能夠預先了解TVS防護方案的有效性，對TVS二極管的正確選型提供有效的幫助，降低了設(shè)計時間和解決成本。

致謝感謝ESDEMC公司在TLP測試過程中提供的幫助。