面向CMUT的多通道數(shù)據(jù)采集系統(tǒng)

邢晨茹 韓建寧 藺紅彥 郝國(guó)棟

摘 ?要：隨著醫(yī)學(xué)超聲成像系統(tǒng)的不斷發(fā)展，電容式微機(jī)械超聲換能器（CMUT）的應(yīng)用日益增多。為了滿(mǎn)足電容式微機(jī)械超聲換能器在超聲采集過(guò)程中的實(shí)時(shí)性、高精度、多通道數(shù)據(jù)采集需求，基于Altera公司的EP4CE10F17C8型號(hào)芯片，結(jié)合16位8通道的同步采樣芯片AD7606進(jìn)行CMUT超聲換能器信號(hào)的采集與傳輸，實(shí)現(xiàn)CMUT超聲換能器的信號(hào)處理、采集、傳輸與顯示一體化。

關(guān)鍵詞：CMUT；EP4CE10F1717N；AD7606；多通道數(shù)據(jù)采集

中圖分類(lèi)號(hào)：TN919.5 ? 文獻(xiàn)標(biāo)識(shí)碼：A ? 文章編號(hào)：2096-4706（2023）14-0048-06

Multi-channel Data Acquisition System for CMUT

XING Chenru， HAN Jianning， LIN hongyan， HAO Guodong

（School of Information and Communication Engineering， North University of China， Taiyuan ?030051， China）

Abstract： With the continuous development of medical ultrasound imaging systems， the application of capacitive micro mechanical ultrasound transducers （CMUT） is increasing. In order to meet the real-time， high-precision， and multi-channel data acquisition requirements of capacitive micro mechanical ultrasonic transducers in the ultrasonic acquisition process， based on Altera's EP4CE10F17C8 chip， combined with a 16 bit 8-channel synchronous sampling chip AD7606， the CMUT ultrasonic transducer signal is collected and transmitted， achieving the integration of signal processing， acquisition， transmission， and display of the CMUT ultrasonic transducer.

Keywords： CMUT; EP4CE10F1717N; AD7606; multi-channel data acquisition

0 ?引 ?言

CMUT超聲換能器比壓電超聲波換能器具有更寬的帶寬和更高的靈敏度，并且其結(jié)構(gòu)和加工工藝相對(duì)簡(jiǎn)單，易于實(shí)現(xiàn)陣列化，可以在醫(yī)學(xué)成像應(yīng)用中替代壓電超聲換能器[1，2]。我國(guó)關(guān)于CMUT技術(shù)的研究起步較晚，發(fā)展緩慢，基于CMUT超聲換能器的超聲成像系統(tǒng)需要逐步突破。針對(duì)CMUT超聲換能器信號(hào)的檢測(cè)以及系統(tǒng)的微型化需求，設(shè)計(jì)實(shí)時(shí)性強(qiáng)、精度高、功耗低的數(shù)據(jù)采集系統(tǒng)。

本文利用16位8通道的同步采樣芯片AD7606，基于Altera公司的EP4CE10F17C8型FPGA控制整體系統(tǒng)邏輯，設(shè)計(jì)一套高適配性的采集系統(tǒng)，該系統(tǒng)可實(shí)現(xiàn)8路模擬輸入信號(hào)的同步采樣。因FPGA具有靈活、高速的特性而將其用作處理器，控制模數(shù)轉(zhuǎn)換芯片[3]，處理后的采樣數(shù)據(jù)通過(guò)USB控制器從FIFO接口同步傳輸?shù)絇C機(jī)，可實(shí)時(shí)接收各通道采集的數(shù)據(jù)，以供超聲成像系統(tǒng)對(duì)接收的數(shù)據(jù)進(jìn)行成像分析。

1 ?硬件設(shè)計(jì)

1.1 ?總體框架

首先要確定面向CMUT超聲換能器的多通道數(shù)據(jù)采集電路的整體設(shè)計(jì)方案。為了有效檢測(cè)和接收CMUT超聲換能器的信號(hào)，需要構(gòu)建一個(gè)全新的多通道數(shù)據(jù)采集電路。該電路中包含一個(gè)低噪放大模塊（用于降低系統(tǒng)的噪音），同時(shí)，F(xiàn)PGA可以根據(jù)不同的情況調(diào)節(jié)超聲回波的增益，從而在下一級(jí)傳輸時(shí)獲得更適合的信號(hào)幅度。同時(shí)接收的超聲換能器信號(hào)為模擬信號(hào)[4]，通過(guò)模數(shù)轉(zhuǎn)換電路轉(zhuǎn)換為數(shù)字信號(hào)，進(jìn)而實(shí)現(xiàn)超聲成像系統(tǒng)的數(shù)字化。模數(shù)轉(zhuǎn)換電路的采樣率由超聲探頭的頻率決定。再將數(shù)據(jù)由數(shù)據(jù)的發(fā)送端傳至數(shù)據(jù)的接收端，為CMUT超聲成像系統(tǒng)提供數(shù)據(jù)支撐。

CMUT信號(hào)采集系統(tǒng)的硬件主板由FPGA核心板和擴(kuò)展板構(gòu)成，子板為ADC數(shù)據(jù)采集板。主板主要負(fù)責(zé)控制采集狀態(tài)，接收ADC發(fā)送的模數(shù)轉(zhuǎn)換數(shù)據(jù)，將采集到的數(shù)據(jù)信號(hào)在FPGA的控制下存入FIFO緩存器進(jìn)行鎖存，并通過(guò)USB接口發(fā)送給上位機(jī)；擴(kuò)展板采用USB 2.0芯片，與PC機(jī)進(jìn)行數(shù)據(jù)通信；AD7606芯片作為同步多路數(shù)據(jù)采集板的核心，負(fù)責(zé)將采集到的超聲模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，并將數(shù)字信號(hào)傳輸?shù)紽PGA。因此，整個(gè)系統(tǒng)是將通過(guò)檢測(cè)電路的待采集信號(hào)傳送至AD模塊進(jìn)行采樣，經(jīng)FPGA處理后數(shù)據(jù)通過(guò)USB接口發(fā)送給PC端，最后進(jìn)行數(shù)據(jù)顯示[5]。

系統(tǒng)硬件整體框圖如圖1所示。

1.2 ?采集模塊設(shè)計(jì)

超聲模擬信號(hào)采集電路是超聲成像系統(tǒng)設(shè)計(jì)的基礎(chǔ)，AD7606是ADI公司生產(chǎn)的高性能ADC，其采用iCMOS處理技術(shù)，可以實(shí)現(xiàn)8通道16位逐次逼近采樣，每個(gè)通道高達(dá)200 kp/s。與傳統(tǒng)的逐次逼近ADC不同，AD7606芯片具有內(nèi)部集成的信號(hào)調(diào)理電路，還具有低噪聲和高輸入阻抗[6，7]。此外，該芯片使用單個(gè)+5 V電源供電。當(dāng)8信道信號(hào)被同步采樣時(shí)，CONVSTA和CONVSTB將被鏈接。在轉(zhuǎn)換過(guò)程中，BUSY信號(hào)變?yōu)椤?”，當(dāng)它下降時(shí)，8通道信號(hào)被完全轉(zhuǎn)換，數(shù)據(jù)被鎖存到輸出數(shù)據(jù)寄存器中[8]。在本設(shè)計(jì)中，芯片以串行接口模式工作，在CS信號(hào)拉低后，SCLK給出16×4 = 64個(gè)時(shí)鐘，分別讀取DOUTA輸出和采集到的通道1～4上的數(shù)據(jù)以及DOUTB輸出和采集到的通道5～8上的數(shù)據(jù)。在讀取通道1時(shí)，F(xiàn)RSTDATA信號(hào)拉高。時(shí)序關(guān)系如圖2所示。

1.3 ?輸入輸出接口

輸入輸出接口模塊主要是負(fù)責(zé)FPGA控制系統(tǒng)與上位機(jī)的數(shù)據(jù)交互。硬件接口電路對(duì)整個(gè)數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)傳輸速率和運(yùn)行速度發(fā)揮關(guān)鍵作用，所以，本設(shè)計(jì)采用Cypress公司的EZ-USBFX2芯片，通過(guò)USB 2.0接口將PC端發(fā)送的命令發(fā)送到FPGA，實(shí)現(xiàn)對(duì)數(shù)據(jù)采集系統(tǒng)的控制；同時(shí)也可以將AD7606采集到的數(shù)據(jù)發(fā)送至PC端。該芯片是一款嵌入式USB 2.0的微處理器，其內(nèi)部包含智能串行接口引擎，能夠自動(dòng)終止發(fā)送和接收USB 2.0協(xié)議以及其他基本的USB功能[9]。芯片內(nèi)部結(jié)構(gòu)如圖3所示。

其中，USB 2.0提供一個(gè)與計(jì)算機(jī)進(jìn)行數(shù)據(jù)傳輸?shù)慕涌?。USB 2.0控制器有四個(gè)可尋址的FIFO緩沖區(qū)，每個(gè)緩沖區(qū)都連接到單個(gè)端點(diǎn)，通過(guò)設(shè)置地址信號(hào)的方式選擇活動(dòng)端點(diǎn)。FPGA與FX2芯片以FIFO方式通信，實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。在該模式下CPU不再參與傳輸數(shù)據(jù)的過(guò)程，USB芯片在本過(guò)程中也只作為一個(gè)數(shù)據(jù)傳輸通道[10]。

2 ?軟件設(shè)計(jì)

2.1 ?AD數(shù)據(jù)采集

當(dāng)CMUT超聲換能器的信號(hào)轉(zhuǎn)換為電壓信號(hào)后，需要由通過(guò)AD7606設(shè)計(jì)的信號(hào)采集電路進(jìn)行采集與處理。AD測(cè)試程序以Verilog語(yǔ)言編寫(xiě)，QuartusⅡ編譯器將編譯無(wú)誤的.sof文件通過(guò)JTAG下載到FPGA中。FRSTDATA是輸出指令信號(hào)，當(dāng)芯片選擇信號(hào)CS處于高電平時(shí)，F(xiàn)RSTDATA將具有高阻抗，CS的下降沿將激活FRSTDATA信號(hào)。一旦可以讀取第一信號(hào)，F(xiàn)RSTDATA信號(hào)將跳變?yōu)楦唠娖?。?dāng)RD信號(hào)處于下降沿時(shí)，讀取第一信道信號(hào)的轉(zhuǎn)換數(shù)據(jù)，F(xiàn)RSTDATA信號(hào)下降到低電平，具體的時(shí)序圖如圖4所示。FRSTDATA信號(hào)僅指示讀取第一個(gè)信道信號(hào)。當(dāng)CS信號(hào)保持在低電平時(shí)，RD脈沖信號(hào)可以讀取轉(zhuǎn)換后的8通道數(shù)據(jù)。最后，將采集到的數(shù)據(jù)寫(xiě)入FPGA的FIFO緩存器中[11]。

本設(shè)計(jì)采用狀態(tài)機(jī)實(shí)現(xiàn)整個(gè)控制，共定義九個(gè)狀態(tài)進(jìn)行轉(zhuǎn)換，通過(guò)輸入caiji_flag標(biāo)志信號(hào)開(kāi)始每次的數(shù)據(jù)采集，當(dāng)數(shù)據(jù)采集結(jié)束后，輸出caiji_over結(jié)束信號(hào)。狀態(tài)機(jī)轉(zhuǎn)換流程如圖5所示。

圖5 ?AD數(shù)據(jù)采集狀態(tài)圖

2.2 ?數(shù)據(jù)存儲(chǔ)

根據(jù)如圖5所示的狀態(tài)機(jī)轉(zhuǎn)換過(guò)程，可以繪制出FPGA硬件程序的設(shè)計(jì)框圖，如圖6所示。在設(shè)計(jì)數(shù)據(jù)傳輸電路模塊時(shí)，F(xiàn)PGA負(fù)責(zé)生成數(shù)據(jù)地址，并根據(jù)地址進(jìn)行數(shù)據(jù)的讀取和傳輸，而FIFO緩存器則應(yīng)用于數(shù)據(jù)的存儲(chǔ)。當(dāng)需要向FIFO寫(xiě)入采集電路中的數(shù)據(jù)時(shí)，需將數(shù)據(jù)發(fā)送給FPGA芯片進(jìn)行處理，同時(shí)在地址信號(hào)和控制信號(hào)的共同作用下將數(shù)據(jù)寫(xiě)入FIFO[12]。如果需要對(duì)FIFO中的數(shù)據(jù)進(jìn)行讀操作，F(xiàn)PGA控制將FIFO中對(duì)應(yīng)地址的數(shù)據(jù)進(jìn)行讀取，并發(fā)送給FPGA芯片，F(xiàn)PGA芯片再將讀取到的數(shù)據(jù)進(jìn)行處理，便于USB 2.0實(shí)現(xiàn)對(duì)采樣數(shù)據(jù)的實(shí)時(shí)獲取，從而實(shí)現(xiàn)連續(xù)不斷地采集數(shù)據(jù)信號(hào)，本設(shè)計(jì)中的數(shù)據(jù)存儲(chǔ)及傳輸方式在減小資源占用的同時(shí)，還提高了系統(tǒng)的運(yùn)行效率。

圖6 ?FPGA程序設(shè)計(jì)框圖

具體的執(zhí)行過(guò)程是，AD7606芯片在FPGA的ADC接口控制電路的控制下，把超聲模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，并將經(jīng)由AD采集模塊轉(zhuǎn)換的數(shù)據(jù)存入FIFO[13]，程序?qū)崿F(xiàn)的RTL視圖如圖7所示。

2.3 ?數(shù)據(jù)傳輸

在完成超聲成像系統(tǒng)中數(shù)據(jù)的存儲(chǔ)后，需要對(duì)采集到的數(shù)據(jù)進(jìn)行讀取，以便后期方便快捷地處理數(shù)據(jù)，因此，在超聲成像系統(tǒng)中，將超聲信號(hào)數(shù)據(jù)傳輸至電腦端模塊也是至關(guān)重要的。

FX2芯片在SlaveFIFO模式下工作時(shí)，F(xiàn)PGA控制模塊按照SlaveFIFO模式下的時(shí)序與上位機(jī)進(jìn)行高速數(shù)據(jù)通信。如圖8所示為從設(shè)備FIFO接口與外部FPGA連接的系統(tǒng)框圖。此時(shí)芯片內(nèi)部4 KB的FIFO存儲(chǔ)器將作為端點(diǎn)緩存，結(jié)合USB 2.0協(xié)議可配置4個(gè)端點(diǎn)，分別為EP2、EP4、EP6、EP8，通過(guò)改變USB固件的設(shè)置來(lái)修改其大小及緩沖倍數(shù)[14]。FPGA控制模塊輸出SlaveFIFO模式的傳輸時(shí)序，實(shí)現(xiàn)對(duì)端點(diǎn)的數(shù)據(jù)讀、寫(xiě)操作，其中FX2芯片只作為FPGA與上位機(jī)數(shù)據(jù)交互的通道。

在傳輸過(guò)程中，F(xiàn)PGA的USB接口控制邏輯會(huì)詢(xún)問(wèn)FX2是否處于空閑狀態(tài)，如果FX2處于空閑狀態(tài)，F(xiàn)PGA的USB接口控制邏輯將通過(guò)FPGA內(nèi)部FIFO緩存將指定通道的選擇性數(shù)據(jù)發(fā)送到FX2內(nèi)部FIFO。當(dāng)FIFO的內(nèi)部容量超過(guò)指定范圍時(shí)，F(xiàn)X2會(huì)打包并將所有信息傳輸至PC端[15]。同時(shí)，固件程序?qū)X2芯片配置為SlaveFIFO模式，在向服務(wù)器發(fā)送數(shù)據(jù)的過(guò)程中，所有操作均不受FX2內(nèi)部的CPU干預(yù)，因此數(shù)據(jù)傳輸速率得到保證。

傳輸模塊的固件設(shè)計(jì)旨在完成對(duì)外部設(shè)備的初始化，處理驅(qū)動(dòng)程序發(fā)送的各種命令，以及接收數(shù)據(jù)[16]。而驅(qū)動(dòng)程序用于識(shí)別USB設(shè)備，在連接過(guò)程中可在主機(jī)PC側(cè)與設(shè)備側(cè)之間建立穩(wěn)定的通信。

3 ?系統(tǒng)運(yùn)行效果

在FPGA開(kāi)發(fā)過(guò)程中，仿真驗(yàn)證調(diào)試時(shí)序是必不可少的步驟，利用QUARTUS軟件，結(jié)合Modelsim仿真進(jìn)行所開(kāi)發(fā)采集系統(tǒng)的仿真實(shí)驗(yàn)。圖9和圖10分別表示AD7606時(shí)序邏輯結(jié)果與八通道數(shù)據(jù)輸出結(jié)果。圖中可以看出各個(gè)時(shí)序的周期變化以及通道1～8分別讀取到的輸入數(shù)據(jù)結(jié)果，時(shí)序圖與代碼設(shè)定一致。

編寫(xiě)tb仿真代碼，測(cè)試數(shù)據(jù)是否存儲(chǔ)到FPGA的FIFO中，圖11顯示了程序的模擬波形。由仿真波形圖可以看出，wr_data和rd_data交替出現(xiàn)并一直循環(huán)下去，wr_flag數(shù)據(jù)有效標(biāo)志信號(hào)與wr_data一一對(duì)應(yīng)，rd_data在讀請(qǐng)求信號(hào)時(shí)rd_req為高時(shí)輸出。同時(shí)還可以看到empty和full在不同的位置均有拉高的脈沖。

采集卡時(shí)序邏輯設(shè)計(jì)涵蓋USB接口控制模塊和采集卡控制模塊。先對(duì)USB接口控制模塊的程序進(jìn)行測(cè)試，此時(shí)的硬件狀態(tài)為不加載采集板卡，僅控制板卡工作。在FPGA程序內(nèi)部以累加器的形式替代采集數(shù)據(jù)的輸入，采用cypress公司的ControlCenter軟件，先選擇端點(diǎn)EP2，發(fā)送啟動(dòng)采集指令使得采集卡開(kāi)始工作，再?gòu)亩它c(diǎn)EP6內(nèi)部讀取累加器的數(shù)據(jù)，由圖12可知，該USB 2.0接口控制模塊的程序設(shè)計(jì)有效可行。

本測(cè)試選用外部信號(hào)發(fā)生器作為采集卡的模擬輸入，信號(hào)發(fā)生器的CHA通道向采集卡的1、3、5、7四個(gè)通道輸出頻率為10 kHz的標(biāo)準(zhǔn)正弦波，峰值為8 V；CHB通道向采集卡的2、4、6、8四個(gè)通道輸出頻率為5 kHz的標(biāo)準(zhǔn)正弦波，峰值為4 V。圖13顯示了Labview軟件中分別顯示的8通道同步采集的界面波形圖。

圖12 ?USB接口控制模塊的FPGA程序測(cè)試

為保證測(cè)試結(jié)果的準(zhǔn)確性而進(jìn)行了多次試驗(yàn)，最終實(shí)驗(yàn)結(jié)果是：8通道同步采集時(shí)，通道的最大采樣精度為0.075%，能滿(mǎn)足采樣精度預(yù)期指標(biāo)0.1%；同時(shí)也驗(yàn)證了用戶(hù)應(yīng)用軟件的波形顯示功能正常。

4 ?結(jié) ?論

隨著醫(yī)學(xué)超聲成像技術(shù)的快速發(fā)展，CMUT超聲換能器憑借其寬頻帶、高靈敏度、高機(jī)電轉(zhuǎn)換效率、微型化等優(yōu)點(diǎn)業(yè)已成為壓電超聲換能器的有效替代。通過(guò)ADC將超聲模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，隨后數(shù)據(jù)將按順序存儲(chǔ)在FPGA的隨機(jī)存取存儲(chǔ)器（FIFO）中，再通過(guò)USB 2.0接口進(jìn)行數(shù)據(jù)傳輸，實(shí)現(xiàn)與PC端的實(shí)時(shí)通信。在FPGA內(nèi)部，利用VHDL語(yǔ)言設(shè)計(jì)了FIFO和狀態(tài)機(jī)時(shí)序控制器，實(shí)現(xiàn)了與USB控制器的高速數(shù)據(jù)傳輸。此外，F(xiàn)PGA還用于轉(zhuǎn)換和存儲(chǔ)數(shù)據(jù)，可以較好地控制多通道同步采集系統(tǒng)。通過(guò)搭建測(cè)試平臺(tái)，驗(yàn)證了多通道數(shù)據(jù)采集電路的電路性能，實(shí)驗(yàn)結(jié)果表明，面向CMUT的多通道高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)可以實(shí)現(xiàn)既定功能。

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作者簡(jiǎn)介：邢晨茹（1999.12—），女，漢族，山西運(yùn)城人，碩士研究生在讀，研究方向：多通道采集。