PowerPC+FPGA視頻傳輸設(shè)備設(shè)計(jì)方法

夏寧 連錦波 何桃桃 何明雪

摘要：文章研究的場面監(jiān)視雷達(dá)回波數(shù)據(jù)用于錄取終端的數(shù)據(jù)處理，通過對(duì)回波數(shù)據(jù)的處理，實(shí)現(xiàn)目標(biāo)的識(shí)別、跟蹤、顯示等。該設(shè)計(jì)方法，實(shí)現(xiàn)場面監(jiān)視雷達(dá)的視頻網(wǎng)絡(luò)化傳輸，將雷達(dá)數(shù)據(jù)傳輸至塔臺(tái)中心，并配合專用顯示軟件實(shí)現(xiàn)回波數(shù)據(jù)的展示，便于操縱人員觀察及數(shù)據(jù)的處理。

關(guān)鍵詞：場面監(jiān)視雷達(dá)；PowerPC系統(tǒng)；可編程邏輯器件

中圖分類號(hào)：TN791；TP393.11? 文獻(xiàn)標(biāo)志碼：A

0 引言

場面監(jiān)視雷達(dá)主要用于監(jiān)視機(jī)場飛機(jī)、車輛等運(yùn)動(dòng)物體的雷達(dá)、是保障機(jī)場在低能見度及視線遮擋情況下正常運(yùn)行的基礎(chǔ)設(shè)施［1］。場面監(jiān)視雷達(dá)一般安裝于機(jī)場塔臺(tái)，通過雷達(dá)天線發(fā)射的電磁波，其中，目標(biāo)產(chǎn)生的二次反射被接收機(jī)接收后進(jìn)行回波處理，從而發(fā)現(xiàn)目標(biāo)。通常，場面監(jiān)視雷達(dá)將回波信號(hào)發(fā)送至配備的錄取終端［2］，實(shí)現(xiàn)雷達(dá)回波的顯示、目標(biāo)跟蹤、觀察等功能。

1 視頻傳輸設(shè)計(jì)工作流程

場面監(jiān)視雷達(dá)視頻傳輸設(shè)計(jì)流程如圖1所示。前端雷達(dá)將方位信號(hào)（ACP＼ARP）、數(shù)據(jù)使能信號(hào)（data-en）、觸發(fā)脈沖信號(hào)（syn）、8 bit視頻信號(hào)以及同步時(shí)鐘信號(hào)接入到電平轉(zhuǎn)換電路，將差分LVDS信號(hào)轉(zhuǎn)換成TTL信號(hào)，TTL信號(hào)接入FPGA系統(tǒng)內(nèi)部進(jìn)行上述數(shù)據(jù)的重組。重組后的數(shù)據(jù)通過FPGA與PowerPC之間的傳輸總線傳輸至PowerPC后，進(jìn)行數(shù)據(jù)的網(wǎng)絡(luò)化處理，將其送至錄取終端進(jìn)行跟蹤、錄取、顯示處理。錄取終端將目標(biāo)信息提供給機(jī)場高級(jí)地面活動(dòng)引導(dǎo)控制系統(tǒng)，供機(jī)場交通管制使用［3］。

2 系統(tǒng)設(shè)計(jì)

2.1 FPGA數(shù)據(jù)包設(shè)計(jì)

為保護(hù)FPGA的IO口免受外部信號(hào)的不穩(wěn)定而導(dǎo)致的損壞，將TERMA雷達(dá)輸出的雷達(dá)方位信號(hào)（ACP＼ARP）、數(shù)據(jù)使能信號(hào)，觸發(fā)脈沖信號(hào)以及視頻數(shù)據(jù)信號(hào)經(jīng)過LVDS轉(zhuǎn)TTL芯片后接入FPGA的IO端口。使用電平變換芯片DS90LV032A，該芯片可實(shí)現(xiàn)4路cmos差分信號(hào)接收轉(zhuǎn)換為TTL電平，200 MHz轉(zhuǎn)換速率，各通道間偏差小于0.1 ns，可滿足要求。在實(shí)際工程應(yīng)用中，雷達(dá)信號(hào)通過線纜傳輸至設(shè)備端可能存在干擾信號(hào)，為保障信號(hào)的有效處理，在接入FPGA內(nèi)部后，需對(duì)數(shù)據(jù)使能信號(hào)、方位信號(hào)進(jìn)行消除毛刺處理。消除干擾“毛刺信號(hào)”原理是將信號(hào)分別向后延遲一個(gè)時(shí)鐘節(jié)拍和兩個(gè)時(shí)鐘節(jié)拍，將延后的兩個(gè)信號(hào)與原始信號(hào)進(jìn)行與操作，得到的信號(hào)作為后級(jí)數(shù)據(jù)包重組輸入信號(hào)。

數(shù)據(jù)包重組，實(shí)現(xiàn)方位信號(hào)、觸發(fā)信號(hào)、視頻信號(hào)的重組，便于將前端的流數(shù)據(jù)進(jìn)行緩存處理后，寫入FPGA內(nèi)部2個(gè)RAM空間，實(shí)現(xiàn)乒乓操作。流數(shù)據(jù)進(jìn)行重組數(shù)據(jù)格式如下：數(shù)據(jù)使能（觸發(fā)）對(duì)應(yīng)的數(shù)據(jù)格式，按照如下參數(shù)進(jìn)行設(shè)計(jì)，信息單元標(biāo)識(shí)、觸發(fā)信息單元長度、時(shí)戳、觸發(fā)長度、采樣頻率、方位碼位數(shù)、視頻位數(shù)、視頻起始單元、視頻信號(hào)數(shù)據(jù)個(gè)數(shù)以及N個(gè)視頻信號(hào)數(shù)據(jù)。其中，信息單元標(biāo)識(shí)為每一個(gè)數(shù)據(jù)使能（觸發(fā)）數(shù)據(jù)開始標(biāo)志（02A4）表示，觸發(fā)信息單元長度表示該數(shù)據(jù)使能包含的所有信息的長度（字節(jié)表示），時(shí)戳表示該數(shù)據(jù)觸發(fā)數(shù)據(jù)獲取的時(shí)間，精度0.1 ms；觸發(fā)長度通過內(nèi)部時(shí)鐘計(jì)算出該數(shù)據(jù)使能（觸發(fā)）信號(hào)的時(shí)間信息，單位μs，方位碼表示該acp/arp表示360°分成4 096或8 192個(gè)方位，即12位或13位。視頻位數(shù)表示每一個(gè)數(shù)據(jù)是bit數(shù)據(jù)，視頻起始單元表示后面的視頻信號(hào)數(shù)據(jù)第一個(gè)數(shù)據(jù)的起點(diǎn)位置，視頻信號(hào)數(shù)據(jù)個(gè)數(shù)表示后續(xù)的視頻信號(hào)數(shù)據(jù)的個(gè)數(shù)；視頻信號(hào)數(shù)據(jù)表示采集的視頻數(shù)據(jù)。

一個(gè)網(wǎng)絡(luò)包設(shè)計(jì)為不大于64 kB，故一個(gè)網(wǎng)絡(luò)包可以包含多個(gè)觸發(fā)數(shù)據(jù)格式。其網(wǎng)絡(luò)包數(shù)據(jù)格式如下：網(wǎng)絡(luò)包長度、目的地址、源地址、網(wǎng)絡(luò)包種含觸發(fā)個(gè)數(shù)N、網(wǎng)絡(luò)包順序、觸發(fā)數(shù)據(jù)格式1、觸發(fā)數(shù)據(jù)格式2……觸發(fā)數(shù)據(jù)格式N。

上述設(shè)計(jì)的一種網(wǎng)絡(luò)數(shù)據(jù)包格式，為便于UDP數(shù)據(jù)包最優(yōu)效率，網(wǎng)絡(luò)包大小不大于64 kB。在FPGA接收外部數(shù)據(jù)按照網(wǎng)絡(luò)包格式存儲(chǔ)在內(nèi)部2個(gè)64 KBRAM存儲(chǔ)器中，并通過實(shí)時(shí)存儲(chǔ)器地址，判斷剩余空間是否滿足下一觸發(fā)數(shù)據(jù)存儲(chǔ)。當(dāng)64 kB剩余空間不足以存儲(chǔ)下一個(gè)觸發(fā)數(shù)據(jù)時(shí)，結(jié)束該網(wǎng)絡(luò)包的觸發(fā)數(shù)據(jù)寫入，并將網(wǎng)網(wǎng)絡(luò)包中的網(wǎng)絡(luò)包長度，目的地址、源地址以及網(wǎng)絡(luò)包中觸發(fā)個(gè)數(shù)和該網(wǎng)絡(luò)包的包序。根據(jù)上述設(shè)計(jì)，F(xiàn)PGA內(nèi)部的邏輯設(shè)計(jì)狀態(tài)機(jī)如圖2所示。

（1）idel狀態(tài)：每個(gè)數(shù)據(jù)使能或觸發(fā)的使能開始狀態(tài)，保存觸發(fā)或數(shù)據(jù)參數(shù)信息至寄存器，如視頻采樣位數(shù)、視頻個(gè)數(shù)、觸發(fā)長度、觸發(fā)個(gè)數(shù)等。

（2）S0狀態(tài)：寫入按照順序地址保存的參數(shù)信息，當(dāng)寫入的觸發(fā)個(gè)數(shù)滿足數(shù)據(jù)包封包大小，狀態(tài)跳轉(zhuǎn)至S1，否則狀態(tài)跳轉(zhuǎn)至S2，進(jìn)行內(nèi)部存儲(chǔ)器空間容量判斷與地址處理。

（3）S1狀態(tài)：當(dāng)s1寫入數(shù)據(jù)滿足封包大小，寫入數(shù)據(jù)包的頭部網(wǎng)絡(luò)參數(shù)，內(nèi)容如表2所示，封包結(jié)束跳轉(zhuǎn)至狀態(tài)S2進(jìn)行內(nèi)部存儲(chǔ)器空間容量判斷與地址處理。

（4）S2狀態(tài)：獲取當(dāng)前觸發(fā)的IDEL狀態(tài)下的參數(shù)信息；判斷該數(shù)據(jù)封包是否滿足64 kB大小，如不滿足進(jìn)行地址遞增，用于后續(xù)雷達(dá)數(shù)據(jù)寫入。

（5）S3狀態(tài)：進(jìn)行數(shù)據(jù)記錄處理，并統(tǒng)計(jì)記錄數(shù)據(jù)個(gè)數(shù)信息、地址信息，用于S0狀態(tài)參數(shù)寫入以及回寫地址計(jì)算。

2.2 數(shù)據(jù)包通信設(shè)計(jì)

數(shù)據(jù)包設(shè)計(jì)后，通過內(nèi)部的SRAM存儲(chǔ)空間進(jìn)行數(shù)據(jù)的存儲(chǔ)，當(dāng)64 KB的存儲(chǔ)空間滿足條件后需將其發(fā)送至PowerPC系統(tǒng)。FPGA與PowerPC之間通過本地局部總線進(jìn)行數(shù)據(jù)傳輸，同時(shí)通過該總線PowerPC可對(duì)FPGA內(nèi)部的功能模塊進(jìn)行控制。FPGA主要設(shè)計(jì)軟件版本寄存器、復(fù)位寄存器、模擬測試寄存器、數(shù)據(jù)包源地址＼目的地址寄存器、雷達(dá)信號(hào)故障告警等。本地局部總線包含讀信號(hào)、寫信號(hào)、片選信號(hào)、方向控制信號(hào)、時(shí)鐘信號(hào)等。經(jīng)測試局部總線帶寬20MB/s，滿足雷達(dá)視頻數(shù)據(jù)接入、輸出能力。寄存器控制及數(shù)據(jù)讀取控制模塊，如圖3所示。數(shù)據(jù)封包模塊，如圖4所示。該設(shè)計(jì)所消耗的資源，從中可以看出FPGA資源充分，滿足要求，如圖5所示。

2.3 PowerPC系統(tǒng)設(shè)計(jì)

PowerPC包含一顆主處理芯片MPC8377E［4］，該芯片接口豐富，含有2個(gè)RGMII/RMII/MII/RTBI接口，2個(gè)PCIE接口、2個(gè)SATA接口，1個(gè)32/64位DDR2控制器，32位加強(qiáng)型局部總線，最高頻率133 MHz，串口、IIC接口等。芯片主頻最高可達(dá)800 MHz，32 kB指令Cache，32 kB數(shù)據(jù)Cache，支持浮點(diǎn)運(yùn)算。同時(shí)，主芯片具備低功耗特性，典型功耗為4 W。NorFlash，NandFlash掛載在局部總線eLBC上，NorFlash選用S29GL256P101系列，用于存儲(chǔ)uboot、內(nèi)核、文件系統(tǒng)等固件；NandFlash選用K9F5608U0D系列，作為用戶存儲(chǔ)接口，用于存放業(yè)務(wù)程序，每次系統(tǒng)運(yùn)行后將業(yè)務(wù)程序讀取至內(nèi)存運(yùn)行。4片DDR2內(nèi)存顆粒，位寬為16，容量為1GB，內(nèi)存總?cè)萘繛?12 MB。MPC8377E通過RGMII接口與網(wǎng)絡(luò)PHY芯片88E1111進(jìn)行網(wǎng)絡(luò)通信；同時(shí)，CPU自帶GPIO、串口等低速接口用于狀態(tài)指示與調(diào)試。

PowerPC系統(tǒng)通過本地eLBC總線實(shí)現(xiàn)與FPGA系統(tǒng)數(shù)據(jù)通信，PowerPC系統(tǒng)將FPGA的打包數(shù)據(jù)讀取至系統(tǒng)內(nèi)存，并通過網(wǎng)絡(luò)接口發(fā)送至遠(yuǎn)端的錄取終端。系統(tǒng)采用雙網(wǎng)口冗余設(shè)計(jì)，當(dāng)某一網(wǎng)絡(luò)發(fā)生故障時(shí)，可通過另一網(wǎng)絡(luò)進(jìn)行數(shù)據(jù)傳輸，切實(shí)有效保障設(shè)備的穩(wěn)定可靠運(yùn)行。

局部總線讀寫數(shù)據(jù)時(shí)序，如圖6所示。因數(shù)據(jù)線和地址線為復(fù)用，通過LALE進(jìn)行地址鎖存，即LALE高有效，LAD輸出數(shù)據(jù)為地址數(shù)據(jù)，對(duì)應(yīng)FPGA邏輯控制模塊中ppcaddr地址，LBCTL作為LAD總線的方向控制信號(hào)，高低代表讀和寫，故使用LBCTL作為讀寫控制型號(hào)。

3 設(shè)備實(shí)裝效果

該設(shè)備已配備在南京祿口機(jī)場，鄭州機(jī)場、浦東機(jī)場、蕭山機(jī)場、廈門機(jī)場等塔臺(tái)控制系統(tǒng)中。祿口機(jī)場通過該設(shè)備傳輸?shù)囊曨l與機(jī)場地圖疊加顯示。

4 結(jié)語

本文設(shè)計(jì)的設(shè)備已廣泛應(yīng)用在機(jī)場雷達(dá)的視頻傳輸系統(tǒng)中。在實(shí)際使用中，遇到部分機(jī)場網(wǎng)絡(luò)條件有限，不能實(shí)現(xiàn)現(xiàn)有網(wǎng)絡(luò)化視頻的傳輸，在設(shè)備的PowerPC系統(tǒng)中加入lz4壓縮算法，極大地減少網(wǎng)絡(luò)數(shù)據(jù)量，降低網(wǎng)絡(luò)帶寬占用，提升設(shè)備的適應(yīng)能力。同時(shí)，該設(shè)備的設(shè)計(jì)思想已成功應(yīng)用在其他傳感器視頻傳輸領(lǐng)域。

參考文獻(xiàn)

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（編輯 姚 鑫）

PowerPC + FPGA video transmission equipment design method

Xia? Ning， Lian? Jinbo， He? Taotao， He? Mingxue

（Nanjing Rice Electronic Equipment Co.， Ltd.， Nanjing 210007， China）

Abstract：? The surface surveillance radar echo data studied in this article is used for data processing in the acquisition terminal. By processing the echo data， target recognition， tracking， display， etc. are achieved. This design method achieves video network transmission of surface surveillance radar， transmits radar data to the center of the tower， and cooperates with dedicated display software to display echo data， facilitating observation and data processing by operators.

Key words： scene surveillance radar; PowerPC system; programmable logic device