基于FPGA的多信源可變速率通信系統(tǒng)

黃崇宇,羅義軍,李 勁

(1.武漢大學(xué)電子信息學(xué)院,湖北武漢 430061;2.武漢紡織大學(xué)電子與電氣工程學(xué)院,湖北武漢 430200)

0 引言

數(shù)字通信技術(shù)應(yīng)用越來越廣泛,信源、調(diào)制體制、傳輸速率是設(shè)計(jì)數(shù)字通信系統(tǒng)時(shí)需要考慮的重要因素。

不同應(yīng)用場(chǎng)合下系統(tǒng)信源輸出的信號(hào)類型各不相同。鐵路應(yīng)急通信、高速公路收費(fèi)系統(tǒng)等采用圖像信源[1];艦船航行異常監(jiān)控等采用視頻信源;農(nóng)業(yè)飼養(yǎng)廠家禽養(yǎng)殖、音頻信號(hào)檢測(cè)評(píng)估等采用音頻信源;煤礦救援機(jī)器人信息聯(lián)絡(luò)、軌道交通安全保障等采用數(shù)據(jù)文件信源。

不同場(chǎng)合對(duì)調(diào)制方式的要求不同,BPSK、QPSK是常用的調(diào)制方式,BPSK主要應(yīng)用在衛(wèi)星相干激光通信[2]、水下通信技術(shù)、油氣田開發(fā)、電力通信系統(tǒng)載波智能恢復(fù)等場(chǎng)合,QPSK主要應(yīng)用在數(shù)字衛(wèi)星廣播[3]、微波高速調(diào)制電路、高速大氣激光通信等場(chǎng)合。

10 Kbit/s～20 Mbit/s滿足了數(shù)據(jù)、圖像、音頻、視頻等各個(gè)信源的碼速率要求,可應(yīng)用于無線局域網(wǎng)[4]、廣播電視工程、無源物聯(lián)網(wǎng)[5]、遠(yuǎn)程視頻會(huì)議等領(lǐng)域。系統(tǒng)為支持多種信源,應(yīng)采用可變速率的方式進(jìn)行編碼。目前大多數(shù)的數(shù)字通信系統(tǒng)在多信源、多調(diào)制體制和可變速率這幾個(gè)方面無法做到同時(shí)兼容,通用性較低且不易于擴(kuò)展[6-9]。

在此背景下,本文設(shè)計(jì)了一種兼容高低碼速率、傳輸速率可變、信源多樣化、調(diào)制體制可選的數(shù)字通信系統(tǒng)。系統(tǒng)核心為FPGA+ADC/DAC[10-12],支持BPSK和QPSK2種調(diào)制體制,傳輸速率在10 Kbit/s～20 Mbit/s內(nèi)可變,支持?jǐn)?shù)據(jù)文件、圖像、音視頻等多種信源,可適用于不同場(chǎng)景,靈活性高。本系統(tǒng)還可在信源端進(jìn)行擴(kuò)展,作為光學(xué)探測(cè)系統(tǒng),將光信號(hào)轉(zhuǎn)變?yōu)殡娦盘?hào)后進(jìn)行遠(yuǎn)距離傳輸。

1 系統(tǒng)總體設(shè)計(jì)

為支持多種信源,發(fā)送端需設(shè)置信源選擇模塊,根據(jù)信源種類采取不同傳輸方式。對(duì)于音視頻信號(hào)的傳輸,發(fā)送端和接收端需要實(shí)現(xiàn)對(duì)音視頻信號(hào)的采集處理和還原顯示。FPGA 內(nèi)部的邏輯規(guī)模擴(kuò)大,時(shí)鐘頻率高,并且擁有并行處理能力、內(nèi)部延時(shí)短、配置接口靈活等優(yōu)點(diǎn)[13],配合ADC / DAC器件,能很好地滿足中頻傳輸?shù)男枨??？紤]到某些場(chǎng)合發(fā)送端和接收端會(huì)間隔一定距離,音視頻模塊和中頻傳輸模塊之間需要使用交換機(jī)來傳遞信息。因此,整個(gè)系統(tǒng)由信源選擇模塊、信宿接收模塊、中頻傳輸模塊、交換機(jī)、上位機(jī)組成,如圖1所示。

圖1 系統(tǒng)總體架構(gòu)

工作流程為:傳輸音視頻時(shí),信號(hào)經(jīng)音視頻采集、編碼壓縮后,送到中頻傳輸模塊,進(jìn)行RS編碼和中頻調(diào)制,經(jīng)D/A轉(zhuǎn)換和帶通濾波,得到70 MHz中頻信號(hào),再經(jīng)射頻模塊發(fā)出;接收端射頻模塊接收信號(hào),70 MHz中頻信號(hào)經(jīng)帶通濾波和A/D轉(zhuǎn)換后,進(jìn)行中頻解調(diào)和RS譯碼,再經(jīng)過解碼解壓縮后,即可送到顯示器,從而實(shí)現(xiàn)視頻顯示和音頻輸出。RS編譯碼和中頻調(diào)制解調(diào)均在FPGA上實(shí)現(xiàn),音視頻模塊與交換機(jī)之間通過以太網(wǎng)口進(jìn)行連接,中頻傳輸模塊的AD采集板和DA轉(zhuǎn)換板上為USB接口,經(jīng)過USB轉(zhuǎn)以太網(wǎng)口后與交換機(jī)連接。傳輸文件和圖像時(shí)則不啟用發(fā)送端和接收端的音視頻采集和播放設(shè)備。

本系統(tǒng)還可用作測(cè)試平臺(tái),工作流程同上。如將待測(cè)試的上變頻器替換至系統(tǒng)的射頻前端,再測(cè)試整個(gè)系統(tǒng)的文件、視頻的傳輸情況,若誤碼率低且視頻延時(shí)小,說明該上變頻器性能良好。

本系統(tǒng)采用模塊化設(shè)計(jì),具有較強(qiáng)的擴(kuò)展性。在信源選擇模塊添加光電轉(zhuǎn)換器件,則本系統(tǒng)可作為光電探測(cè)系統(tǒng)應(yīng)用于遠(yuǎn)距離通信場(chǎng)合,如在森林防火視頻監(jiān)控系統(tǒng)中,火災(zāi)的根源通常是難以發(fā)現(xiàn)的隱火,需要紅外熱成像儀透過煙霧發(fā)現(xiàn)著火點(diǎn),監(jiān)控人員通過數(shù)字通信系統(tǒng)在遠(yuǎn)處進(jìn)行實(shí)時(shí)視頻監(jiān)控。

2 中頻傳輸模塊硬件設(shè)計(jì)

本系統(tǒng)的核心部分為中頻傳輸模塊,該模塊包括ADC、DAC、FPGA芯片、時(shí)鐘子板、USB接口和SDRAM緩存等部分。

SDRAM緩存模塊用于緩存接收的解調(diào)數(shù)據(jù),由芯片MT48LC32M16構(gòu)成,將SDRAM應(yīng)用成FIFO的形式,以利于形成大容量緩存。

在采集數(shù)據(jù)和回放數(shù)據(jù)期間,需要將數(shù)據(jù)發(fā)送給計(jì)算機(jī)作進(jìn)一步的處理和顯示。目前基于計(jì)算機(jī)的總線有許多,比如PCI-Express總線、ISA總線、VME總線、USB總線等,其中PCI-Express總線具有很高的數(shù)據(jù)傳輸速率,但是PCI-Express總線的控制十分復(fù)雜,而且必須采用插卡形式,本系統(tǒng)中高速數(shù)據(jù)的運(yùn)算處理都是在FPGA中進(jìn)行,得到的較低速率的結(jié)果才送至PC進(jìn)行分析和顯示,為了開發(fā)的方便性,采用USB2.0總線作為系統(tǒng)與PC機(jī)之間通信的接口。USB接口芯片選擇CY7C68013,易使用且功耗低。

當(dāng)視頻數(shù)據(jù)流速率改變時(shí),FPGA內(nèi)部時(shí)鐘也要做相應(yīng)的調(diào)整,系統(tǒng)調(diào)制解調(diào)時(shí)需要根據(jù)不同碼速率變換主時(shí)鐘。ADF4351芯片的輸出頻率范圍為2.2～4.4 GHz,有一個(gè)分頻回路,能實(shí)現(xiàn) 1、2、4、8、16、32、64分頻,產(chǎn)生低至35 MHz的RF輸出頻率,可以很好地滿足系統(tǒng)設(shè)計(jì)需求。芯片主要由SPI控制時(shí)序,擁有三線串行接口CLK、ATA、LE。要寫入數(shù)據(jù)到ADF4351的寄存器,要先將LE置低,然后在CLK的上升沿依次寫入DATA的值,DATA的值就是配置ADF4351的值,寫完一個(gè)寄存器(32位)后,LE要拉高,下次再配置寄存器時(shí)LE繼續(xù)拉低配置,依次類推配置完6個(gè)寄存器。

中頻信號(hào)中心頻率為70 MHz,為達(dá)到足夠的雜波和諧波抑制,采樣速率要在3倍以上。最大采樣速率達(dá)到250 MSPS、不低于14位的DA轉(zhuǎn)換器芯片有DAC5672A(14位)、AD9747、MAX5878,根據(jù)芯片手冊(cè)中的SFDR(無雜散動(dòng)態(tài)范圍)和IMD(三階交調(diào))參數(shù)指標(biāo),本系統(tǒng)選用性能最好的AD9747。D/A轉(zhuǎn)換板實(shí)物圖如圖2所示。

圖2 D/A轉(zhuǎn)換板實(shí)物圖

信源和采集板的中頻A/D轉(zhuǎn)換器需采用至少為工業(yè)級(jí)芯片,并滿足采樣速率和動(dòng)態(tài)范圍要求。超過100 MSPS的工業(yè)級(jí)A/D芯片有ADC14155QML-SP、AD9643、AD9253等,綜合信噪比、動(dòng)態(tài)范圍和采樣率指標(biāo),中頻A/D轉(zhuǎn)換采用AD9643芯片。AD9643是一款雙通道、14位、采樣速率最高達(dá)250 MSPS的模數(shù)轉(zhuǎn)換器,采用多級(jí)、差分流水線架構(gòu),并集成了輸出糾錯(cuò)邏輯。AD9643與AD9747電路一致,數(shù)據(jù)線和時(shí)鐘線均為差分等長(zhǎng)線。A/D采集板實(shí)物圖如圖3所示。

圖3 A/D采集板實(shí)物圖

FPGA上所做的工作包括調(diào)制解調(diào)、RS編碼譯碼、交織解交織、加擾解擾和加噪等,調(diào)制段和解調(diào)的FPGA邏輯頂層設(shè)計(jì)結(jié)構(gòu)示意圖如圖4和圖5所示。系統(tǒng)采用塊交織的方式,取自FIFO的數(shù)據(jù)串并轉(zhuǎn)換后送入4路并行RS編碼器進(jìn)行交織,再做并串交換輸出數(shù)據(jù);解交織是交織的鏡像逆過程。m序列是周期最長(zhǎng)的線性反饋移位寄存器序列,本系統(tǒng)將m序列產(chǎn)生的隨機(jī)碼本存儲(chǔ)到RAM中,每個(gè)時(shí)鐘周期讀出RAM中的一個(gè)數(shù)據(jù),再與串并變換后的碼元數(shù)據(jù)進(jìn)行異或,即得到加擾后的數(shù)據(jù);解擾是和相同的碼本再異或一次,與加擾結(jié)構(gòu)一樣。調(diào)制信源由偽隨機(jī)序列生成器產(chǎn)生,并且經(jīng)過符號(hào)映射將數(shù)據(jù)由{0,1}映射到{1,-1},串并變換處理,然后分別對(duì)I、Q路匹配濾波,得到基帶信號(hào)的I路、Q路分量;采用BPSK調(diào)制方式不需要進(jìn)行串并變化,不存在正交分量,令Q路輸入輸出均為0即可。調(diào)制之前,需要對(duì)信號(hào)進(jìn)行多級(jí)濾波來消除信號(hào)旁瓣。BPSK/QPSK的解調(diào)都采用Costas環(huán)路和Gardner環(huán)路的方法,本系統(tǒng)中信號(hào)的碼速率在10 Kbit/s～20 Mbit/s,為保證解調(diào)的性能,解調(diào)端的結(jié)構(gòu)統(tǒng)一使用采樣速率與符號(hào)速率之比為1∶16的環(huán)路設(shè)計(jì)。

圖4 調(diào)制端FPGA邏輯設(shè)計(jì)頂層結(jié)構(gòu)示意圖

圖5 解調(diào)端FPGA邏輯設(shè)計(jì)頂層結(jié)構(gòu)示意圖

3 上位機(jī)功能與界面

本系統(tǒng)軟件上位機(jī)分為發(fā)送端上位機(jī)和接收端上位機(jī),主要實(shí)現(xiàn)參數(shù)設(shè)置、給FPGA發(fā)送命令、顯示數(shù)據(jù)對(duì)比信息、視頻播放等功能。

發(fā)送端上位機(jī)工作流程為:設(shè)置信號(hào)類型、調(diào)制方式、輸出功率和符號(hào)速率后,選擇傳輸數(shù)據(jù)類型,若傳輸文件或圖像,則打開USB發(fā)送端程序,直接發(fā)送數(shù)據(jù);若傳輸音視頻,則打開SDK發(fā)送端程序,搜索并初始化攝像機(jī)設(shè)備,再傳輸數(shù)據(jù)。USB發(fā)送端和SDK發(fā)送端程序界面如圖6和圖7所示。

圖6 USB發(fā)送端程序界面圖

圖7 SDK發(fā)送端程序界面圖

接收端上位機(jī)工作流程為:設(shè)置調(diào)制方式、符號(hào)速率后,選擇傳輸數(shù)據(jù)類型,若傳輸文件或圖像,則接收文件,進(jìn)行數(shù)據(jù)比對(duì)統(tǒng)計(jì)誤碼率,直至文件接收完成;若傳輸音視頻,則打開SDK接收端程序,接收數(shù)據(jù)并重新組幀,再解碼播放視頻。USB接收端和SDK接收端程序界面如圖8和圖9所示。

圖8 USB接收端程序界面圖

圖9 SDK接收端程序界面圖

4 系統(tǒng)測(cè)試

4.1 測(cè)試環(huán)境搭建

音視頻采集和編碼壓縮采用一體化設(shè)備,如130萬像素半球型網(wǎng)絡(luò)攝像機(jī);音視頻解碼(含解壓縮)選用DS-7200HFH-ST系列網(wǎng)絡(luò)硬盤錄像機(jī),該錄像機(jī)可廣泛應(yīng)用于對(duì)高清和網(wǎng)傳延時(shí)要求高的金融、交通等領(lǐng)域。

系統(tǒng)實(shí)物如圖10,右側(cè)為2個(gè)音箱,左側(cè)上面為網(wǎng)絡(luò)攝像機(jī)和網(wǎng)絡(luò)硬盤錄像機(jī),左側(cè)下面為中頻發(fā)射機(jī)(信道編碼和中頻調(diào)制)和中頻接收機(jī)(中頻解調(diào)和信道譯碼)。

圖10 測(cè)試環(huán)境實(shí)物圖

4.2 測(cè)試結(jié)果及分析

4.2.1 資源消耗分析

本系統(tǒng)在QuartusⅡ開發(fā)環(huán)境下完成硬件邏輯設(shè)計(jì),QuartusⅡ會(huì)生成記錄調(diào)制端和解調(diào)端FPGA資源消耗情況的報(bào)告文件,如圖11和圖12所示?？梢钥吹?調(diào)制端和解調(diào)端FPGA上的重要資源,如邏輯資源塊查找表(ALUT)、邏輯寄存器、鎖相環(huán)(PLL)等使用率并不高,均有一半以上的空間供其他功能擴(kuò)展。

圖11 調(diào)制端FPGA資源消耗圖

圖12 解調(diào)端FPGA資源消耗圖

4.2.2 音視頻傳輸延時(shí)測(cè)試

選取碼速率為3 Mbit/s的QPSK調(diào)制方式,用圖13所示方法測(cè)試延時(shí)。照片中顯示的是當(dāng)前時(shí)刻的計(jì)時(shí)器的值和攝像頭傳輸顯示的計(jì)時(shí)器值,視頻傳輸?shù)难訒r(shí)就可以用這2個(gè)數(shù)據(jù)的差值表示,即12.30-11.84=0.46 s。

圖13 延時(shí)測(cè)試圖

實(shí)際的視頻傳輸過程中,由于視頻數(shù)據(jù)H.264的編碼方式的限制,視頻傳輸速率不低于2 Mbit/s。表1為不同調(diào)制方式不同碼速率的視頻延時(shí)測(cè)試表。

表1 視頻延時(shí)測(cè)試表

4.2.3 加噪傳輸測(cè)試

選取碼速率為3 Mbit/s的QPSK調(diào)制方式,將模擬加噪的信噪比加到7.5 dB,傳輸1 GB的文件來測(cè)試,上位機(jī)界面顯示誤碼率為0.000 334 93,與理論誤碼率0.000 398 796接近,小于理論值的原因是系統(tǒng)加入了RS編譯碼和交織。加噪前后傳輸視頻的效果對(duì)比如圖14和圖15,可以看出加噪后會(huì)出現(xiàn)不清晰的現(xiàn)象,但視頻傳輸圖像大體完整,在7.5 dB信噪比下視頻傳輸較正常。

圖14 加噪前視頻傳輸效果圖

圖15 加噪后視頻傳輸效果圖

4.2.4 誤碼率及解調(diào)損耗測(cè)試

m序列具有良好的偽噪聲特性,本系統(tǒng)在發(fā)送端和接收端都使用m序列源,接收端m序列源輸出的本地序列與解調(diào)后的序列完全同步后,進(jìn)行逐位比較即計(jì)算出誤碼率。發(fā)送端上位機(jī)設(shè)置比特信噪比Eb/N0為10 dBm,接收端根據(jù)誤碼率可計(jì)算出實(shí)際的Eb/N0,兩者之差即為系統(tǒng)的解調(diào)損耗。在兩種調(diào)制體制下,分別測(cè)試10 Kbit/s～20 Mbit/s范圍內(nèi)不同傳輸速率下系統(tǒng)的誤碼率及解調(diào)損耗,測(cè)試結(jié)果如表2和表3所示。

表2 BPSK誤碼率及解調(diào)損耗測(cè)試表

表3 QPSK誤碼率及解調(diào)損耗測(cè)試表

一般的調(diào)制解調(diào)器不能兼容低碼速率和高碼速率,即便兼容其解調(diào)效果也會(huì)因碼速率變化而變化,尤其在低碼速率時(shí)解調(diào)質(zhì)量明顯降低。為保證解調(diào)質(zhì)量,濾波器帶寬需根據(jù)碼元速率來進(jìn)行設(shè)置,低速率時(shí)應(yīng)減小濾波器帶寬,同時(shí)也應(yīng)減小噪聲帶寬和頻差。由測(cè)試結(jié)果可知,不同調(diào)制體制不同碼速率下,誤碼率低,系統(tǒng)的解調(diào)損耗均小于0.8 dBm,說明本系統(tǒng)可靠性高,可滿足高低碼速率下不同信源場(chǎng)合下的傳輸要求。

5 結(jié)束語

本文基于FPGA設(shè)計(jì)了一種可變速率的數(shù)字通信系統(tǒng),對(duì)系統(tǒng)的核心模塊中頻傳輸模塊和上位機(jī)進(jìn)行了設(shè)計(jì)和實(shí)現(xiàn),經(jīng)測(cè)試驗(yàn)證,系統(tǒng)能夠?qū)崿F(xiàn)在不同調(diào)制體制不同速率下的信號(hào)傳輸,且具有損耗低、穩(wěn)定可靠的特點(diǎn),可用于光學(xué)傳輸、視頻會(huì)議、廣播等領(lǐng)域。