一種高精度離散時(shí)間Σ?Δ調(diào)制器的設(shè)計(jì)

凌辛旺　李金鳳　郭瑞華等

關(guān)鍵詞：模數(shù)轉(zhuǎn)換器；Σ ? Δ調(diào)制器；高精度；非理想因素

0 引言

隨著人們生活水平的不斷提高，人們越來越重視自身的健康狀況。但人體健康狀況的檢測無法通過直接觀察得到，需要通過精密的醫(yī)療儀器對各種信號進(jìn)行提取如心率、腦電等。人體生物電信號大多為幾百赫茲的模擬信號，無法直接對其處理，需要先將其轉(zhuǎn)換為數(shù)字信號，所以設(shè)計(jì)一款應(yīng)用于低信號帶寬的高精度Σ ? Δ 調(diào)制器是十分必要的[1]。文獻(xiàn)[2] 采用五階一位量化結(jié)構(gòu)，調(diào)制器的信噪比為116.5 dB。文獻(xiàn)[3] 采用MASH2-2結(jié)構(gòu)，調(diào)制器的有效位數(shù)為17.18 bit。文獻(xiàn)[4] 采用三階四位量化器結(jié)構(gòu)，調(diào)制器的精度為17.68 bit。目前在低信號帶寬下的Σ ? Δ 調(diào)制器的有效位數(shù)大多低于20bit，且高精度調(diào)制器結(jié)構(gòu)大多采用三階以上和多比特量化器的結(jié)構(gòu)。由于單環(huán)高階調(diào)制器所以的積分器在同一環(huán)路，階數(shù)越高，級聯(lián)積分器的高頻段增益越大，導(dǎo)致系統(tǒng)不穩(wěn)定。而多比特量化器位數(shù)越高，需要的電路越復(fù)雜，功耗越大，同時(shí)多位的反饋DAC 會(huì)降低系統(tǒng)的線性度。本文綜合精度、功耗、電路線性度等因素，利用SDToolBox 工具包在Simulink 環(huán)境下，設(shè)計(jì)一款分辨率為24 bit 的三階一位量化前饋結(jié)構(gòu)的Σ ? Δ 調(diào)制器，并基于0.18 μm MOS 工藝設(shè)計(jì)晶體管電路。

1 調(diào)制器的行為級建模與仿真

1.1 調(diào)制器原理

高階調(diào)制器簡易電路框圖如圖1 所示，該調(diào)制器由環(huán)路濾波器、量化器以及數(shù)模轉(zhuǎn)換器構(gòu)成。其中X （n）為輸入信號，Q（n）為量化噪聲，Y（n）為調(diào)制器的輸出。

若調(diào)制器的有效位數(shù)達(dá)到24 bit，則SNR 需達(dá)到147 dB。考慮系統(tǒng)的穩(wěn)定性，采用三階、過采樣率為512 的系統(tǒng)結(jié)構(gòu)。與反饋結(jié)構(gòu)相比，前饋結(jié)構(gòu)的輸入信號直接加到量化器的輸入端，積分器不含輸入信號，因此對積分器的動(dòng)態(tài)范圍和線性度要求也相對寬松，非常適合低電源電壓使用。設(shè)計(jì)采用的三階前饋結(jié)構(gòu)如圖3所示。

進(jìn)一步考慮動(dòng)態(tài)縮放后系數(shù)值的可行性，將系數(shù)值代入到系統(tǒng)中，利用SDToolBox 工具包對系統(tǒng)的穩(wěn)定性進(jìn)行分析，得到的結(jié)果如圖4 所示。由圖4 可知，z = 1 時(shí)，有1 個(gè)零點(diǎn)且3 個(gè)極點(diǎn)的位置均在單位圓內(nèi)，該系統(tǒng)是穩(wěn)定的。

理想情況下調(diào)制器輸出的頻譜圖如圖5所示。當(dāng)輸入信號幅度為0.45 V 時(shí)，調(diào)制器的有效位數(shù)為24.17 bit，滿足設(shè)計(jì)要求。

1.4 非理想化建模

對非理想化因素如時(shí)鐘抖動(dòng)、開關(guān)熱噪聲、運(yùn)放的非線性和噪聲等進(jìn)行建模驗(yàn)證電路性能。

時(shí)鐘抖動(dòng)對SNR 的影響有限，即使時(shí)鐘抖動(dòng)高達(dá)1 000 ps，調(diào)制器的SNR 僅下降了7 dB。

1.4.2 KT/C熱噪聲

開關(guān)熱噪聲是影響調(diào)制器性能的重要因素，而開關(guān)電容電路的熱噪聲主要是由采樣電容決定的。第一級積分器的采樣電容決定了調(diào)制器的噪聲底板，其等效熱噪聲[8] 為

式中， k 為玻爾茲曼常數(shù)；T 為絕對溫度； c_s為采樣電容。加入KT/C 熱噪聲模型，得到采樣電容對調(diào)制器性能的影響如圖7 所示。

由圖7 可知，采樣電容為4 pf 時(shí)，調(diào)制器的SNDR下降至136 dB。增加采樣電容至16 pf，調(diào)制器的SNR為139 dB 并沒有太大的提高，反而會(huì)增加芯片面積、增加運(yùn)算放大器的設(shè)計(jì)難度。

1.4.3 運(yùn)算放大器的非理想因素

運(yùn)算放大器是積分器的核心模塊，其性能決定了整個(gè)調(diào)制器所能達(dá)到的最高指標(biāo)。運(yùn)算放大器的非理想因素包含有限增益、有限帶寬與輸出擺幅、壓擺率和噪聲等。由于有限直流增益的影響，采樣電容中的電荷無法完全轉(zhuǎn)移到積分電容中，積分器發(fā)生電荷泄漏，從而改變信號傳遞函數(shù)的極點(diǎn)位置，造成系統(tǒng)的不穩(wěn)定。而有限的單位增益帶寬會(huì)影響小信號的建立時(shí)間，在第n 個(gè)積分周期，開關(guān)電容型積分器的輸出電壓為：

式（5）中α 與積分泄露有關(guān)；τ 為積分器的時(shí)間常數(shù)，與運(yùn)算放大器的單位增益帶寬有關(guān)。圖8 是不同增益下，調(diào)制器信噪比的情況。

根據(jù)圖7 可知，在運(yùn)算放大器的直流增益大于60 db，調(diào)制器的SNR 穩(wěn)定在140 dB 以上。

1.5 Simulink仿真

對上述的非理想因素進(jìn)行仿真。通過反復(fù)仿真驗(yàn)證，確定的參數(shù)如表2 所示。

考慮非理想因素時(shí)，三階調(diào)制器的輸出頻譜如圖9 所示。SNDR為135.6 dB， 調(diào)制器的有效位數(shù)為22.23 bit。

2 cadence下晶體管級電路的設(shè)計(jì)與仿真

2.1 電路設(shè)計(jì)

采用開關(guān)電容電路實(shí)現(xiàn)的單環(huán)三階一位量化Σ ? Δ調(diào)制器整體框圖如圖10 所示。整個(gè)電路系統(tǒng)工作在兩項(xiàng)非交疊時(shí)鐘下，為了降低溝道電荷注入效應(yīng)，對CK1、CK2 進(jìn)行延時(shí)CK1D、CK2D。當(dāng)CK1 為高電平、CK2 為低電平時(shí)，系統(tǒng)工作在采樣狀態(tài)；CK2 為高電平、CK1 為低電平時(shí)，系統(tǒng)工作在積分狀態(tài)。

2.1.1 全差分放大器

基于0.18 μm CMOS 工藝設(shè)計(jì)電路。根據(jù)表2 中非理想取值可知，積分器中的運(yùn)算放大器需要60 dB 以上的直流增益來滿足精度要求。單極共源共柵結(jié)構(gòu)運(yùn)算放大器相比兩級運(yùn)算放大器沒有那么高的直流增益，但也能輕松到達(dá)60 dB 的增益，前者有著更大的增益帶寬積，后者會(huì)引入額外的零極點(diǎn)，導(dǎo)致電路系統(tǒng)的不穩(wěn)定。而折疊式共源共柵放大器相較于套筒式結(jié)構(gòu)，有著較大輸入共模范圍和輸出擺幅，且輸入電壓范圍和輸出電壓范圍沒有關(guān)聯(lián)，故采用折疊式共源共柵放大器結(jié)構(gòu)，具體結(jié)構(gòu)如圖11 所示。

圖11 中左邊部分為折疊共源共柵的電路結(jié)構(gòu)，右邊為開關(guān)電容共模反饋。開關(guān)電容共模反饋電路控制運(yùn)放的輸出共模電壓，以獲得較大的動(dòng)態(tài)范圍。同時(shí)開關(guān)電容共模反饋和開關(guān)電容積分器使用同一個(gè)時(shí)鐘，不需要額外設(shè)計(jì)時(shí)鐘，簡化了電路結(jié)構(gòu)。圖12 為全差分運(yùn)算放大器在不同溫度與工藝角下的幅頻特性曲線圖。

運(yùn)算放大器的直流增益為72 dB 以上，增益帶寬積為15 MHz 以上，相位裕度為88° 。

2.1.2 量化器

Σ ? Δ 調(diào)制器的噪聲整形技術(shù)會(huì)對量化器的非理想因素進(jìn)行處理，因此對量化器的性能要求并不高。一位量化器采用速度快、功耗低的Class-AB 鎖存比較器和SR 鎖存器，其結(jié)構(gòu)如圖13 所示。當(dāng)CLK 為低電平時(shí)，比較器處于復(fù)位狀態(tài)。當(dāng)CLK 為高電平時(shí)，比較器處于比較狀態(tài)。

2.2 仿真結(jié)果

使用spectre 仿真工具進(jìn)行瞬態(tài)仿真，將仿真結(jié)果導(dǎo)入Matlab 的PSD 模塊計(jì)算結(jié)果。輸入信號幅度為0.5 V、頻率為375 Hz、過采樣率為512 GSa/s，在不同溫度與工藝角下，調(diào)制器的信噪比結(jié)果如下表3。

在常溫和TT 工藝角下，電路仿真結(jié)果如圖14 所示。調(diào)制器的信噪比為133.5 dB，有效位數(shù)為21.89 bit。

2.3 結(jié)果對比

表4 為近幾年國外內(nèi)設(shè)計(jì)的低信號帶寬下Σ ? Δ 調(diào)制器的對比情況。由表可知：本文在未采用三階以上結(jié)構(gòu)及多位量化器的情況下，僅采用最簡單的三階一位量化器結(jié)構(gòu)，就實(shí)現(xiàn)了21.89 bit 的有效位數(shù)，大大地降低了電路設(shè)計(jì)的復(fù)雜性。

3 結(jié)束語

本文設(shè)計(jì)了一款信號帶寬為1 kHz 的單環(huán)三階一位量化前饋結(jié)構(gòu)的Σ ? Δ 調(diào)制器。進(jìn)行了非理想因素的行為級仿真，確定電路子模塊的性能參數(shù)。在1.8 V 電源電壓下，采用0.18 μm CMOS 工藝實(shí)現(xiàn)晶體管級電路設(shè)計(jì)。仿真結(jié)果表明：電路的有效位數(shù)為21.89 bit，實(shí)現(xiàn)了低信號帶寬場合下的高精度轉(zhuǎn)換?？蓮V泛應(yīng)用于心電圖測量、腦電圖測量等醫(yī)療領(lǐng)域。