寬帶信號(hào)采集回放和識(shí)別系統(tǒng)設(shè)計(jì)

羅義軍,羅海寧

(武漢大學(xué)電子信息學(xué)院,湖北武漢 430072)

0 引言

目前,無線電技術(shù)已經(jīng)覆蓋了絕大多數(shù)的頻段,電磁環(huán)境中的信號(hào)形式變得多樣化,電磁環(huán)境也日趨復(fù)雜[1],對(duì)復(fù)雜電磁環(huán)境下的射頻信號(hào)進(jìn)行采集存儲(chǔ)和回放測(cè)試有著極大的應(yīng)用價(jià)值。并且系統(tǒng)集成通信信號(hào)的識(shí)別功能可對(duì)信號(hào)分析和分類存儲(chǔ)提供便利。

文獻(xiàn)[2]設(shè)計(jì)了一種多通道的基帶信號(hào)實(shí)時(shí)回放系統(tǒng),單個(gè)通道的回放速率高達(dá)2.3 Gbit/s。文獻(xiàn)[3]為了模擬雷達(dá)真實(shí)的工作環(huán)境,設(shè)計(jì)了以“DSP+FPGA”為架構(gòu)的采集存儲(chǔ)回放系統(tǒng)。文獻(xiàn)[4]基于FPGA設(shè)計(jì)了8路雷達(dá)數(shù)據(jù)的采集回放。以上文獻(xiàn)都缺乏射頻端的設(shè)計(jì),無法覆蓋更高的頻段;且前兩篇文獻(xiàn)都著重于回放功能的設(shè)計(jì),系統(tǒng)整體功能不完整。文獻(xiàn)[5]主要圍繞FLASH陣列模塊設(shè)計(jì)了高速數(shù)據(jù)的采集存儲(chǔ)回放,但其數(shù)據(jù)交互采用USB3.0模塊,與PXIe相比速度會(huì)慢不少。文獻(xiàn)[6]采用了國(guó)產(chǎn)的ADC芯片,利用時(shí)間交替采樣的方法彌補(bǔ)了采集性能上的差距,但在其他功能上仍然有所欠缺。

目前,市面上相關(guān)設(shè)備的硬件平臺(tái)組成各不相同,系統(tǒng)功能擴(kuò)展不便,難以滿足相應(yīng)領(lǐng)域不同頻段、不同處理功能的不同應(yīng)用需求。因此,研制一款通用架構(gòu)的寬帶射頻信號(hào)采集回放系統(tǒng)非常必要,具有很強(qiáng)的應(yīng)用價(jià)值。

基于上述背景,本系統(tǒng)以3U PXIe機(jī)箱為載體進(jìn)行設(shè)計(jì),所有的子模塊都采用PXIe接口。系統(tǒng)可處理1 MHz～18 GHz的信號(hào),支持最大帶寬400 MHz,覆蓋了絕大部分頻段,如廣播、5G通信、導(dǎo)航、衛(wèi)星通信等,滿足了通用性的需求。

1 系統(tǒng)整體架構(gòu)

本文設(shè)計(jì)的高速寬帶射頻信號(hào)采集存儲(chǔ)回放系統(tǒng)主要分5部分:射頻模塊、FPGA載板、存儲(chǔ)模塊、萬兆網(wǎng)板和工控機(jī)。結(jié)構(gòu)框圖如圖1所示。

圖1 寬帶射頻信號(hào)采集回放系統(tǒng)框圖

整個(gè)系統(tǒng)的工作流程為:工控機(jī)發(fā)送采集命令,射頻信號(hào)經(jīng)過射頻模塊變頻處理,在FMC子板上完成采集,通過JESD204B協(xié)議接口輸入FPGA載板,在FPGA內(nèi)部通過變頻、濾波,再利用PXIe接口發(fā)送到工控機(jī)進(jìn)行頻譜顯示和信號(hào)識(shí)別,同時(shí)也通過光口將采集的信號(hào)存儲(chǔ)到SSD固態(tài)硬盤中;回放時(shí),工控機(jī)先發(fā)送命令,存儲(chǔ)模塊將SSD固態(tài)硬盤中的信號(hào)讀出到DDR3緩存,然后再由FPGA按照J(rèn)ESD204B協(xié)議進(jìn)行映射組幀,送入DAC器件轉(zhuǎn)換成模擬信號(hào)發(fā)出,最后通過射頻模塊發(fā)出。萬兆網(wǎng)板將存儲(chǔ)的數(shù)據(jù)快速導(dǎo)出到其他存儲(chǔ)設(shè)備。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 射頻模塊

射頻模塊由上、下變頻器組成,由于射頻信號(hào)覆蓋1 MHz～18 GHz,其頻率范圍很寬,因此射頻模塊采用多次變頻和開關(guān)濾波相結(jié)合的方案來完成混頻。接收端下變頻的結(jié)構(gòu)框圖如圖2所示,對(duì)于1 MHz～0.6 GHz的信號(hào),射頻僅作放大濾波,采用AD直采的方式,避免多次變頻環(huán)節(jié)引入的干擾和噪聲。而0.6～18 GHz的信號(hào)帶寬較寬,則需要分段并多次混頻以避免低階交調(diào)信號(hào)落入通帶內(nèi)。

圖2 射頻模塊下變頻結(jié)構(gòu)框圖

發(fā)射端上變頻的結(jié)構(gòu)框圖如圖3所示。上變頻大致為下變頻的逆過程,同樣對(duì)信號(hào)進(jìn)行分段多次混頻,再經(jīng)過開關(guān)濾波和增益控制后,將信號(hào)搬移到射頻域。

圖3 射頻模塊上變頻結(jié)構(gòu)框圖

2.2 存儲(chǔ)模塊和萬兆網(wǎng)板

存儲(chǔ)模塊由存儲(chǔ)控制板和存儲(chǔ)子板構(gòu)成;萬兆網(wǎng)板用作將數(shù)據(jù)快速導(dǎo)出到其他設(shè)備。存儲(chǔ)控制板由FPGA芯片XCKU060+低功耗CPU來完成控制操作,通過PXIe接口與工控機(jī)通信。FPGA對(duì)外通過光纖接口進(jìn)行數(shù)據(jù)接收,對(duì)內(nèi)通過PCIe3.0×8將數(shù)據(jù)傳輸至Intel低功耗CPU,CPU運(yùn)行文件系統(tǒng)并將數(shù)據(jù)文件寫入到12 TB存儲(chǔ)子板。存儲(chǔ)子板由6組2 TB SSD組成,采用RAID0并行讀寫架構(gòu),持續(xù)并行寫入,帶寬2.8 GB/s,滿足12 TB、2.5 GB/s的記錄容量和性能要求,其中,光纖接口采用4×8 Gbit/s Aurora協(xié)議,傳輸帶寬可達(dá)3.9 GB/s,滿足數(shù)據(jù)采集傳輸帶寬需求。存儲(chǔ)模塊硬件架構(gòu)如圖4所示。

圖4 存儲(chǔ)模塊硬件架構(gòu)圖

2.3 FPGA和轉(zhuǎn)換器硬件選擇

FPGA和FMC子板完成信號(hào)下變頻、濾波、采集和回放等功能,可以靈活適配不同的應(yīng)用需求。

本文設(shè)計(jì)的系統(tǒng),FPGA載板除了核心芯片外,還需要FMC接口對(duì)接子板、PXIe接口連接上位機(jī)、DDR3緩存數(shù)據(jù)、FLASH以及電源等。整體結(jié)構(gòu)需要符合3U PXIe板卡,PXIe采用2代4通道設(shè)計(jì),FMC采用HPC形式。

現(xiàn)在市面上主流的FPGA芯片廠商分別是Xilinx和Altera,Xilinx公司所推出的Kintex7系列產(chǎn)品非常適合本次設(shè)計(jì),以最低的功耗提供最優(yōu)的性價(jià)比,載板選擇K7系列中的XC7K410T,其上的邏輯資源完全滿足本次設(shè)計(jì)的邏輯需求和I/O需求[7]。

而對(duì)于子板,所選的AD/DA器件選型主要從量化位數(shù)、采樣頻率和模擬輸入帶寬3個(gè)方面來仔細(xì)衡量,本文的中頻輸入信號(hào)為750 MHz,帶寬400 MHz,根據(jù)MATLAB實(shí)驗(yàn)仿真可知,1 GSPS的采樣速率就可滿足設(shè)計(jì)要求;而量化位數(shù)越高,采集回放精確誤差越小[8]。

本文選擇集成ADS54J60和DAC39J84的FMC子板;AD是16位、雙通道的轉(zhuǎn)化器,兩個(gè)數(shù)據(jù)通道為系統(tǒng)功能拓展帶來了便利;DA是16位、4通道的轉(zhuǎn)換器,滿足了I、Q兩路信號(hào)輸出的要求。載板與子板的實(shí)物圖如圖5所示。

圖5 載板與子板實(shí)物圖

2.4 FPGA邏輯設(shè)計(jì)

整體設(shè)計(jì)包含子板配置、變頻、命令解析、DDR3緩存等模塊以及相應(yīng)的數(shù)據(jù)交互。邏輯設(shè)計(jì)頂層結(jié)構(gòu)如圖6所示。

圖6 FPGA系統(tǒng)邏輯設(shè)計(jì)頂層結(jié)構(gòu)示意圖

采集回放子板的配置方式大同小異,通過SPI協(xié)議對(duì)轉(zhuǎn)換器的寄存器進(jìn)行配置,完成對(duì)轉(zhuǎn)換器各種參數(shù)的設(shè)置,再通過JESD204B與FPGA完成數(shù)據(jù)交互。

PXIe主要完成一部分的數(shù)據(jù)傳輸和命令交互功能。PXIe鏈路可依靠Vivado提供的XDMA IP核進(jìn)行設(shè)計(jì),該IP核包含PXIe硬核和DMA功能,提供AXI4-MM、AXI-Stream和AXI-Lite接口[9]。其中AXI4-MM接口針對(duì)大流量數(shù)據(jù)讀寫,AXI4-Lite接口可以傳輸吞吐量簡(jiǎn)單的命令信息,完全滿足本次設(shè)計(jì)的需求。

變頻模塊完成對(duì)不同帶寬信號(hào)的正交下變頻和濾波。FPGA無法直接處理速率高達(dá)2 GB/s的數(shù)據(jù),需要對(duì)數(shù)據(jù)進(jìn)行多相分解來實(shí)現(xiàn)并行處理。利用相位旋轉(zhuǎn)法完成對(duì)NCO的設(shè)計(jì),相比于查表法可以節(jié)省大部分的邏輯單元和存儲(chǔ)器資源[10]。濾波器同樣采用并行結(jié)構(gòu),與數(shù)據(jù)對(duì)齊。

DDR3依靠Vivado提供的MIG IP核完成設(shè)計(jì),主要用作存儲(chǔ)模塊回放數(shù)據(jù)的緩存,完成不同數(shù)據(jù)速率間的切換。

3 系統(tǒng)軟件設(shè)計(jì)

根據(jù)系統(tǒng)要實(shí)現(xiàn)的功能以及軟硬件模塊實(shí)際結(jié)合時(shí)的需求,本文寬帶信號(hào)采集回放系統(tǒng)的軟件設(shè)計(jì)可以劃分為3個(gè)主要的模塊,分別是:硬件接口層、系統(tǒng)功能層、界面顯示層。模塊劃分框圖如圖7所示。

圖7 軟件模塊劃分框圖

軟件端的功能模式主要包括:信號(hào)采集識(shí)別、射頻控制、數(shù)據(jù)存儲(chǔ)回放、自檢模式等。軟件端對(duì)界面中以上幾個(gè)功能區(qū)不斷進(jìn)行消息循環(huán)掃描,保證軟件各功能可以正常有序地運(yùn)行。

信號(hào)采集識(shí)別模式對(duì)采集上傳的數(shù)據(jù)進(jìn)行解析后計(jì)算頻譜數(shù)據(jù),繪制頻譜跡線;然后識(shí)別模塊提取信號(hào)的特征參數(shù),與設(shè)定門限進(jìn)行比較,對(duì)調(diào)制方式進(jìn)行判決分類,得到信號(hào)的調(diào)制方式、符號(hào)速率等信息。射頻控制模式通過串口配置變頻、帶寬等參數(shù),實(shí)現(xiàn)相應(yīng)的變頻濾波功能。數(shù)據(jù)存儲(chǔ)回放模式由分析結(jié)果選擇性地存儲(chǔ)數(shù)據(jù),利用光口完成數(shù)據(jù)回放。自檢模式主要完成對(duì)系統(tǒng)各單元內(nèi)部或者整個(gè)系統(tǒng)通路的檢查,并顯示不能正常運(yùn)行的模塊,分為單元自檢和系統(tǒng)自檢。

4 測(cè)試與驗(yàn)證

4.1 環(huán)境搭建

信號(hào)源使用SMBV100A矢量射頻信號(hào)源,提供輸出頻率為9 kHz～3.2 GHz的模擬信號(hào)。頻譜儀使用DSA815頻譜分析儀,頻率范圍為9 kHz～1.5 GHz,分辨率為10 Hz～1 MHz。工控機(jī)為PXIe-63977,支持PXIe接口,可支持4組4通道傳輸。系統(tǒng)測(cè)試實(shí)物連接如圖8所示。

圖8 測(cè)試環(huán)境

4.2 子板性能測(cè)試

4.2.1 ADS54J60采集性能測(cè)試

輸入單一點(diǎn)頻信號(hào)進(jìn)行測(cè)試,多次采集720 MHz信號(hào)并取平均以減少信號(hào)源和傳輸線的隨機(jī)噪聲對(duì)測(cè)試結(jié)果的影響。將數(shù)據(jù)導(dǎo)出為csv文件,在MATLAB中進(jìn)行FFT計(jì)算得到頻譜,如圖9所示。

圖9 ADS54J60采集720 MHz信號(hào)頻譜圖

由于欠采樣,720 MHz在1 GSPS采樣率下,頻譜顯示的峰值在280 MHz處;信號(hào)底噪在-65 dBFs左右。通過MATLAB計(jì)算出信號(hào)的SNR(signal-to-noise ratio)以及ENOB(effective number of bits),并與數(shù)據(jù)手冊(cè)對(duì)比,結(jié)果如表1所示。

表1 ADS54J60采集性能參考表

可以看到,由于實(shí)際測(cè)試時(shí)受環(huán)境影響,實(shí)測(cè)值比參考值低,但仍滿足數(shù)據(jù)手冊(cè)上的指標(biāo)范圍,同時(shí)也滿足設(shè)備的應(yīng)用需求。

4.2.2 DAC39J84回放性能測(cè)試

使用720 MHz的單一點(diǎn)頻信號(hào)ROM源作為DAC39J84的輸入信號(hào),通過頻譜分析儀觀察回放信號(hào)的頻譜,如圖10所示。

圖10 DAC39J84回放720MHz信號(hào)頻譜圖

頻譜儀中心頻率設(shè)置為280 MHz,掃寬設(shè)置為500 MHz。觀察頻譜可知,信號(hào)的無雜散動(dòng)態(tài)范圍超過60 dBc,滿足應(yīng)用的需求。

4.3 功能測(cè)試

4.3.1 采集存儲(chǔ)回放測(cè)試

測(cè)試信號(hào)選用QPSK調(diào)制信號(hào)。設(shè)置信號(hào)源的調(diào)制方式為QPSK,符號(hào)速率10 MSPS,信號(hào)源內(nèi)部載波頻率為1 GHz,信號(hào)頻譜如圖11所示。

圖11 信號(hào)源QPSK信號(hào)頻譜圖

數(shù)據(jù)通過射頻模塊下變頻、AD采集后,在FPGA中變頻到基帶,再利用光口上傳到存儲(chǔ)板卡;上位機(jī)通過命令控制存儲(chǔ)板卡回放數(shù)據(jù),經(jīng)過DDR3緩存、DA轉(zhuǎn)換,最后通過射頻正交上變頻完成回放,結(jié)果如圖12所示。

觀察圖11、圖12可知,回放的QPSK調(diào)制信號(hào)與信號(hào)源基本一致,但是信號(hào)的無雜散動(dòng)態(tài)范圍低于原始信號(hào),低了8 dBc左右,但仍然滿足系統(tǒng)的要求。

圖12 回放QPSK信號(hào)頻譜圖

4.3.2 信號(hào)識(shí)別測(cè)試

在采集數(shù)據(jù)傳輸給存儲(chǔ)板卡的同時(shí),數(shù)據(jù)也通過PXIe上傳給上位機(jī),在其上完成信號(hào)處理的工作。信號(hào)星座圖如圖13所示。

圖13 采集QPSK信號(hào)星座圖

可以看到信號(hào)主要分布在4種相位上,最后的識(shí)別調(diào)制方式為QPSK,符號(hào)速率為10.000 23 MSPS,與設(shè)置速率相比,識(shí)別誤差小于10-4,如圖14所示。

圖14 上位機(jī)識(shí)別結(jié)果

5 結(jié)論

本文設(shè)計(jì)了一個(gè)通用化的射頻信號(hào)采集存儲(chǔ)回放設(shè)備,給出了基于3U PXIe機(jī)箱的硬件架構(gòu),實(shí)現(xiàn)了1 MHz～18 GHz的寬帶射頻信號(hào)采集回放和識(shí)別,對(duì)系統(tǒng)的關(guān)鍵模塊(射頻模塊、存儲(chǔ)模塊、轉(zhuǎn)換器模塊、FPGA模塊)和上位機(jī)系統(tǒng)進(jìn)行了設(shè)計(jì)實(shí)現(xiàn),并對(duì)系統(tǒng)的各項(xiàng)功能完成了測(cè)試,驗(yàn)證了系統(tǒng)的準(zhǔn)確性和可靠性。整個(gè)系統(tǒng)硬件軟件都采用模塊化的設(shè)計(jì),更加通用化,在雷達(dá)、通信、導(dǎo)航系統(tǒng)以及衛(wèi)星探測(cè)等領(lǐng)域極具應(yīng)用價(jià)值。