基于FPGA的多功能陣列信號處理系統(tǒng)設(shè)計

羅 欣，馮 武，孫衛(wèi)杰，劉馬良

(1.中國電子科技集團(tuán)公司第二十七研究所，河南 鄭州 450047；2.西安電子科技大學(xué) 微電子學(xué)院，陜西 西安 710071)

隨著現(xiàn)代雷達(dá)的發(fā)展，新體制和新技術(shù)不斷涌現(xiàn)，針對陣列信號處理的研究成為雷達(dá)領(lǐng)域的一個熱點(diǎn)[1-4]。陣列信號處理通過采用分散排列的傳感器陣列和多通道接收機(jī)，來獲取信號在時域和空域等多個維度的信息，以達(dá)到目標(biāo)檢測和跟蹤的目的。與傳統(tǒng)的雷達(dá)相比，陣列信號處理具有通道數(shù)多、實時性強(qiáng)、數(shù)據(jù)量大等特點(diǎn)[5-6]。

在現(xiàn)有的陣列信號處理系統(tǒng)中，通常選擇現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)芯片或數(shù)字信號處理器(Digital Signal Processor，DSP)芯片來進(jìn)行設(shè)計[7-10]。隨著采樣通道數(shù)的增多，系統(tǒng)設(shè)計的復(fù)雜度進(jìn)一步加大。為了降低開發(fā)難度并提高設(shè)計效率，本文結(jié)合某項目的實際需求，設(shè)計了一種集成度較高的多功能陣列信號處理系統(tǒng)。該系統(tǒng)通過選用先進(jìn)的超大規(guī)模FPGA器件和高性能模數(shù)轉(zhuǎn)換器(Analog to Digital Converter，ADC)，實現(xiàn)了對40路中頻回波數(shù)據(jù)的采集控制，并完成數(shù)字下變頻、數(shù)字波束合成、波束控制、通信交互以及高速數(shù)據(jù)傳輸?shù)榷喾N功能。

1 主要芯片選型

1.1 FPGA電路設(shè)計

系統(tǒng)的核心處理器件FPGA選用一片XILINX公司生產(chǎn)的VIRTEX-7(V7)系列的XC7VX690T。該FPGA的主要資源介紹[11]如表1所示。

從表1中可以看出，XC7VX690T具有豐富的邏輯資源、計算單元以及大量的高速接口資源。其中，多吉比特速率收發(fā)器(Multi-Gigabit Transceiver，MGT)接口通過配置GTH(Gigabyte Transceiver H)模塊來實現(xiàn)。

表1 XC7VX690T資源

1.2 ADC電路設(shè)計

通道數(shù)據(jù)采集是本系統(tǒng)的核心功能之一。本系統(tǒng)要求同時采集40個通道數(shù)據(jù)。由于通道數(shù)量多且設(shè)計難度大，模數(shù)轉(zhuǎn)換之后數(shù)字信號性能將直接影響信號處理性能[12-13]，因此在設(shè)計時，需要保證足夠的信噪比，并且要盡可能降低40個AD通道間的串?dāng)_和不一致性。為了提高系統(tǒng)的集成度、降低設(shè)計難度、減少系統(tǒng)功耗，本文采用單片多通道ADC芯片來代替多個單通道ADC芯片。

結(jié)合實際項目需要，通過前期調(diào)研和選型后，本文選用TI 公司的 8 通道14 bit的高速ADC 芯片ADS5294。該芯片具有較低的工作電壓，最大采樣速率高達(dá)80 Msample·s-1[14]。在本系統(tǒng)中，僅使用5片就可以實現(xiàn)對40個通道中頻信號的同步采集。

1.3 網(wǎng)口電路設(shè)計

為了實現(xiàn)本系統(tǒng)與外圍上位機(jī)軟件的通信控制，采用網(wǎng)絡(luò)信號來進(jìn)行設(shè)計?？紤]到FPGA主控芯片要實現(xiàn)的功能較多，為了進(jìn)一步節(jié)省資源，選用W5300網(wǎng)絡(luò)芯片。

W5300內(nèi)部集成了物理層(PHY)芯片，可支持10 BaseT/100 BaseTX的以太網(wǎng)速率。它與主控芯片通過每個發(fā)射器/接收器(TX/RX)端口的先進(jìn)先出(First In First Out，F(xiàn)IFO)寄存器進(jìn)行訪問，可以選擇直接訪問或者間接訪問的方式，與FPGA配合良好，對片內(nèi)資源占用較少[15]。

2 系統(tǒng)架構(gòu)實現(xiàn)

2.1 總體結(jié)構(gòu)

通過采用V7 FPGA和多通道高速ADC芯片，本系統(tǒng)具備了較好的海量數(shù)據(jù)實時處理能力。為了滿足大數(shù)據(jù)量的傳輸需求，本文設(shè)計采用了MGT接口，并通過外接光纖模塊來輸出處理后的數(shù)字信號[16-17]。

在結(jié)構(gòu)上，采用母板與子板的設(shè)計方式：母板采用非標(biāo)準(zhǔn)尺寸，設(shè)計時盡量節(jié)約空間；子板主要包括光纖收發(fā)器和波分復(fù)用模塊。兩者通過標(biāo)準(zhǔn)的FPGA夾層卡(FPGA Mezzanine Card，F(xiàn)MC)高速接口進(jìn)行連接。外部配套專門的殼體結(jié)構(gòu)件，將板卡安裝在結(jié)構(gòu)件內(nèi)部，使得整個系統(tǒng)具有較好的穩(wěn)定性和便攜性，也便于配套雷達(dá)整體安裝。系統(tǒng)的總體結(jié)構(gòu)框圖如圖1所示。

圖1 多功能陣列信號處理系統(tǒng)總體框圖Figure 1. Overall block diagram of multifunctional array signal processing system

2.2 對外接口

本系統(tǒng)包含大量對外接口，可作為主控模塊，實現(xiàn)與多個功能模塊互聯(lián)。

ADC采樣部分由于通道數(shù)多，選用集成式連接器，這樣既可以增加系統(tǒng)的穩(wěn)定性，又可以節(jié)約板卡的設(shè)計面積。其接口示意圖如圖2所示。

圖2 ADC接口示意圖Figure 2. Interface diagram of ADC

FMC接口的IO數(shù)量較多，其部分結(jié)構(gòu)如圖3所示。

圖3 FMC接口部分示意圖Figure 3. Interface diagram of FMC

對外通訊接口還包含章節(jié)1中提到的1路百兆網(wǎng)口，其可與上位機(jī)軟件進(jìn)行指令交互。3路RS-422接口可實現(xiàn)與波形板、伺服轉(zhuǎn)臺、編碼器的通信控制。另外，本系統(tǒng)還具有40路對外的TTL(Transistor-Transistor Logic)接口，可與T/R(Transmitter and Receiver)組件進(jìn)行連接，以實現(xiàn)對波束的控制。

3 軟件功能設(shè)計

本系統(tǒng)的所有功能都通過設(shè)計FPGA軟件來實現(xiàn)，其框圖如圖4所示。

圖4 FPGA軟件功能示意圖Figure 4. Schematic diagram of FPGA software function

首先，F(xiàn)PGA接收40路中頻ADC信號并進(jìn)行數(shù)字下變頻(Digital Down Converter，DDC)處理，得到40路基帶I/Q(In-Phase and Quadrature)信號。然后，由網(wǎng)絡(luò)數(shù)據(jù)轉(zhuǎn)發(fā)模塊負(fù)責(zé)與上位機(jī)軟件的通信，交互指令，并下發(fā)數(shù)字波束合成所需的權(quán)重數(shù)據(jù)。最后，對合成后的波束數(shù)據(jù)進(jìn)行組幀處理，并通過GTH發(fā)送模塊傳出。同時，由RS-422串口信號和TTL信號對本系統(tǒng)的外聯(lián)設(shè)備進(jìn)行控制指令的上傳下達(dá)。

3.1 信號采集模塊

信號采集模塊與ADC采樣電路相連，用來獲取40路中頻段的高速采樣數(shù)據(jù)，主要包括SPI(Serial Peripheral Interface)控制單元、SYNC控制單元和DATA控制單元3大部分。其主要信號示意圖如圖5所示。

圖5 信號采集模塊示意圖Figure 5. Schematic diagram of signal acquisition module

FPGA通過SPI控制單元完成對ADS5294內(nèi)部寄存器的訪問，并對該芯片的工作參數(shù)進(jìn)行配置。 SYNC控制單元輸出SYNC信號，在物理通道和時序設(shè)計時，使得SYNC脈沖在同一時刻到達(dá)所有ADC芯片的所有通道，可讓多通道數(shù)據(jù)保持同步采樣。DATA控制單元負(fù)責(zé)采集40路AD串行數(shù)據(jù)，為了增加系統(tǒng)的穩(wěn)定性，保證較低的功耗，在設(shè)計實現(xiàn)時，選用每通道2線制的LVDS(Low Voltage Differential Signaling)信號模式，一路采樣數(shù)據(jù)對應(yīng)A、B兩組差分信號。

3.2 數(shù)字下變頻模塊

在通過FPGA完成對40路中頻信號的采樣時，為了減小數(shù)據(jù)量，提高后續(xù)信號處理的效率，采用DDC技術(shù)將信號頻譜搬移到基帶，獲得40組基帶I/Q信號。

DDC原理框圖如圖6所示，其主要由混頻器、數(shù)控振蕩器(Numerically Controlled Oscillator，NCO)和濾波抽取3部分組成。在FPGA中實現(xiàn)時，采用IP(Intellectual Property) core的設(shè)計思想，混頻器通過乘法器來實現(xiàn)。NCO為兩組系數(shù)，存儲在兩個數(shù)組中，其具體數(shù)值由AD采樣頻率和信號頻率確定。濾波抽取則通過FIR(Finite Impulse Response)濾波器的IP core設(shè)計實現(xiàn)。抽取后的數(shù)據(jù)率為10 MHz，數(shù)據(jù)位寬為16 bit，為I/Q兩路。

圖6 DDC原理框圖Figure 6. Schematic diagram of DDC

3.3 數(shù)字波束合成模塊

在獲得基帶I/Q數(shù)據(jù)之后，便可進(jìn)行數(shù)字波束合成(Digital Beam Forming，DBF)運(yùn)算，即對天線各陣元接收信號的幅度和相位進(jìn)行加權(quán)求和。DBF技術(shù)可以根據(jù)信號及環(huán)境變化形成波束，主瓣對準(zhǔn)期望信號方向，并形成零陷去抑制不需要方向上的干擾，在提升探測性能方面具有一定的優(yōu)勢[18-19]。

波束合成示意圖如圖7所示，本系統(tǒng)需要形成36個波束。波束合成模塊接收40路基帶數(shù)據(jù)和上位機(jī)下發(fā)的40組權(quán)重數(shù)據(jù)，每組包含36個數(shù)，分別緩存到相應(yīng)的乒乓RAM(Random Access Memory)中。在具體實現(xiàn)時，36個權(quán)重被存到4個乒乓RAM中，每個權(quán)重RAM存9個數(shù)據(jù)。基帶數(shù)據(jù)率為10 MHz，采用200 MHz的工作時鐘，乘法器被復(fù)用9次，可節(jié)省大量計算時間和硬件資源。

圖7 波束合成示意圖Figure 7. Schematic diagram of beamforming

3.4 GTH高速發(fā)送模塊

GTH是V7 FPGA內(nèi)部的高速數(shù)據(jù)收發(fā)器硬核模塊，專門用于與外部的高速數(shù)據(jù)通信。在本系統(tǒng)中，使用GTH接口，把光纖作為傳輸介質(zhì)，可實現(xiàn)高速數(shù)據(jù)的向外傳輸。

波束形成后的I/Q數(shù)據(jù)各為32位，數(shù)據(jù)率為10 MHz，則單個波束數(shù)據(jù)率為0.64 Gbit·s-1，總共36個波束，考慮8 b/10 b編碼，則總數(shù)據(jù)率至少在28.8 Gbit·s-1以上。實現(xiàn)時，將單路的線速率設(shè)計為6.25 Gbit·s-1，使用6路這樣的通道，完全滿足系統(tǒng)需求。在FPGA中，通過配置GTH的IP core來實現(xiàn)，配置示意圖如圖8所示。

圖8 IP核配置示意圖Figure 8. Schematic diagram of IP core configuration

3.5 波束控制模塊

系統(tǒng)的波束控制模塊采用TTL接口與外部T/R組件相連，以實現(xiàn)對波束方向的控制。

在FPGA程序設(shè)計中，需完成配相計算和配相發(fā)送兩大功能。在計算單元中，采用ROM(Read Only Memory)查找表的設(shè)計方法，存儲頻率、波位、發(fā)射初相和接收初相等相關(guān)信息，根據(jù)上位機(jī)指令發(fā)送的頻率號和波位號，計算得出收發(fā)通道的配相碼。同時，從上位機(jī)指令中解析得到接收衰減碼及功放開關(guān)等信息。在時序信號的控制下，發(fā)送單元按照T/R組件的通信協(xié)議，分別將接收和發(fā)射的配相碼及接收衰減碼等信息發(fā)至T/R組件，以實現(xiàn)對相掃波束的控制。波束控制示意圖如圖9所示。

圖9 波束控制示意圖Figure 9. Schematic diagram of beam control

4 測試結(jié)果

經(jīng)設(shè)計實現(xiàn)，本系統(tǒng)FPGA硬件資源的占用情況如圖10中所示。從圖中可以看出，大部分資源的使用都在50%以下，預(yù)留部分較為寬裕，使得本系統(tǒng)具有一定的可擴(kuò)展性。

圖10 FPGA硬件資源占用情況Figure 10. Occupation of FPGA hardware resource

在雷達(dá)整機(jī)中開展試驗，對本系統(tǒng)的部分功能模塊進(jìn)行測試。試驗時，在射頻端接入1路帶偏置的正弦波信號，通過天線回路饋到各個接收通道，連接JTAG(Joint Test Action Group)調(diào)試線纜，在調(diào)試窗口中觀測相關(guān)信號。

本系統(tǒng)部分信號的監(jiān)測示意圖如圖11所示，包含正常工作所需要的一些時鐘及復(fù)位信號。ADC采樣結(jié)果和DDC之后的結(jié)果如圖12所示，由于信號路數(shù)較多，而調(diào)試窗口位置有限，圖中只展示了3個通道的采樣信息。第1通道的采樣數(shù)據(jù)為ch1_d_out_i，是一個中頻正弦波，和預(yù)期結(jié)果一致。每個通道的采樣數(shù)據(jù)在DDC處理之后形成I/Q兩路基帶數(shù)據(jù)，第1通道的基帶數(shù)據(jù)為DDC_data1_i和DDC_data1_q。根據(jù)圖中采樣結(jié)果，對IO數(shù)據(jù)的信號頻率進(jìn)行計算，其數(shù)值與理論值一致，滿足設(shè)計要求。

波束合成后的結(jié)果如圖13所示，在第1通道的valid有效信號為高電平時，波束形成后第1通道的I路數(shù)據(jù)為40ch_I，也是一個正弦波，符合預(yù)期結(jié)果。波束控制模塊發(fā)送示意圖如圖14所示，TR_CLK_1為通道控制時序，TR_Data_1為波控碼，滿足時序要求。試驗表明，該系統(tǒng)的各個功能模塊可以滿足設(shè)計需求。

圖11 本系統(tǒng)部分信號監(jiān)測示意圖Figure 11. Schematic diagram of partial signal monitoring in the proposed system

圖12 采樣與下變頻示意圖Figure 12. Waveforms of sampling and DDC

圖13 波束合成后的波形示意圖Figure 13. Waveforms of beamforming

圖14 波束控制模塊發(fā)送單元示意圖Figure 14. Waveforms of beam control module

5 結(jié)束語

本文根據(jù)實際項目需求，設(shè)計了一種基于FPGA的多功能陣列信號處理系統(tǒng)。本系統(tǒng)具有實時的陣列信號處理能力，可完成對40個通道的數(shù)據(jù)采集，實現(xiàn)數(shù)字下變頻和波束合成運(yùn)算。同時，本系統(tǒng)可與多個外聯(lián)設(shè)備進(jìn)行互聯(lián)，具有較強(qiáng)的通信控制和數(shù)據(jù)傳輸能力。本系統(tǒng)還可作為一種通用的信號處理控制平臺，豐富的硬件資源使其具有一定的可擴(kuò)展性，能直接用于其他項目的信號處理與控制系統(tǒng)中，具有一定的工程應(yīng)用價值。