基于芯片封裝的微系統(tǒng)模塊PDN 設(shè)計(jì)優(yōu)化

袁金煥，王艷玲，殷麗麗，楊 巧

（西安微電子技術(shù)研究所，陜西 西安 710054）

0 引言

隨著微系統(tǒng)技術(shù)的快速發(fā)展，其設(shè)計(jì)復(fù)雜程度不斷提高。基于芯粒（Chiplet）的集成技術(shù)作為一種可以延續(xù)摩爾定律的解決方案，將傳統(tǒng)的系統(tǒng)級(jí)芯片劃分為多個(gè)單功能或多功能組合的“芯粒”，然后在一個(gè)封裝內(nèi)通過基板互連成為一個(gè)完整的復(fù)雜功能芯片[3]。IC 裸芯片管腳數(shù)目、基板上集成的裸芯片和無源元件越來越多，基板層數(shù)、布線密度、傳遞的信號(hào)頻率均迅速提升[4]。微系統(tǒng)性能提高使得電源完整性(Power Integrity，PI)和信號(hào)完整性（Signal Integrity，SI）問題日益突出，直接影響到性能和工作可靠性。一款微系統(tǒng)設(shè)計(jì)完成后，為了盡可能確保設(shè)計(jì)一版成功，版圖設(shè)計(jì)階段采取有效的控制措施，完整性仿真是必不可少的分析手段。必須提升設(shè)計(jì)分析技術(shù)來保障微系統(tǒng)設(shè)計(jì)的正確性，實(shí)現(xiàn)設(shè)計(jì)即所得[5]。

完整性分析包括由于互連、電源、器件等引起的所有信號(hào)質(zhì)量及延時(shí)等問題，故重在分析無源互連通道、電源分配系統(tǒng)（Power Delivery Network，PDN）、器件性能等優(yōu)化設(shè)計(jì)。由于芯片的開關(guān)速度提高和芯片功耗增加，在很大的高頻瞬態(tài)電流需求的情況下需要滿足PDN 系統(tǒng)的噪聲需求，既困難又重要。發(fā)送芯片—信號(hào)通道—接收芯片是一個(gè)系統(tǒng)概念，芯片封裝設(shè)計(jì)需考慮系統(tǒng)級(jí)應(yīng)用的影響[6-7]。封裝是芯片與PCB 之間信息傳遞的橋梁，設(shè)計(jì)出高性價(jià)比的封裝是一個(gè)有挑戰(zhàn)性的工作[8]。TSV 硅基板和管殼要協(xié)同進(jìn)行PI 分析和優(yōu)化；對于復(fù)雜的分部件均需要建模，并需要分析3D堆疊結(jié)構(gòu)中如何更接近實(shí)際情況方可達(dá)到仿真精度的方法，進(jìn)行針對性電源直流和交流分析，總結(jié)合格判定標(biāo)準(zhǔn)等。

此案例微系統(tǒng)模塊采用2.5D TSV 硅轉(zhuǎn)接板、HTCC管殼工藝、3D 立體封裝，集成的IC 芯片有：1 片CPU(LCDSP1601ARH)、6 片JFM29LV641RH（分兩組，每組3層堆疊）、1 片54HC138RH、1 片JFM29LV160RH、1 片LC801E。其中，CPU 先倒扣焊于TSV 硅通孔TSV 板，再連接到管殼，其余芯片通過引線鍵合(Wire Bonding,WB)到管殼。該微系統(tǒng)模塊應(yīng)用到樣機(jī)PCB 上后，CPU的核電電源網(wǎng)絡(luò)V1V2 的PDN 的完整路徑為：樣機(jī)PCB板供電芯片→PCB 的PDN→微系統(tǒng)模塊焊盤→HTCC 管殼→TSV 板PDN→芯片電源pad，見圖1。針對核電V1V2 電源網(wǎng)絡(luò)低電壓及大電流（1.2 V，16 A）特點(diǎn)，進(jìn)行PDN 設(shè)計(jì)優(yōu)化。

圖1 LCDSP1601 硅基板、管殼、樣機(jī)PCB 板示意圖

其中，TSV 硅基板和HTCC 管殼PDN 包含電源/地平面、電容、過孔、走線、鍵合線或者凸點(diǎn)(solderbump)、焊球(solderball)等連接線；樣機(jī)PCB 板PDN 包含電源/地平面、過孔、磁珠、電容等。

仿真分別從TSV 硅基板級(jí)、管殼級(jí)、樣機(jī)PCB 板級(jí)三個(gè)層級(jí)進(jìn)行分析。通過電源直流壓降（DC IRdrop）仿真分析，總結(jié)出不同層級(jí)下電源直流仿真的標(biāo)準(zhǔn)，以及TSV 板、管殼跨層級(jí)綜合仿真的優(yōu)點(diǎn)；通過頻域PDN 阻抗分析、基于LCDSP1601ARH 的芯片功率模型（Chip Power Model，CPM）的電源時(shí)域紋波分析和去耦網(wǎng)絡(luò)優(yōu)化，實(shí)現(xiàn)PDN 的寬頻帶低阻抗設(shè)計(jì)。

1 TSV 板電源DC IRdrop 設(shè)計(jì)優(yōu)化

TSV 硅基板能夠使芯片在三維方向堆疊的密度大，外形尺寸小，大大改善芯片速度和降低功耗。但在布線過程中存在大量的平面層分割、不理想的電流路徑、過孔和印制線路板上的信號(hào)線分布，PDN 的直流供電會(huì)受到很大的影響[9]。由于核電源較大，需要盡可能降低回路阻抗從而降低電壓降。核電源均采用覆銅平面進(jìn)行引出，并分配足夠數(shù)量的TSV 孔和引出PAD[10]。通過DC IRdrop 仿真可以分析直流供電網(wǎng)絡(luò)的損耗情況，考察電源平面層的載流能力，仿真結(jié)果體現(xiàn)為：電源平面層的直流電壓跌落、電流密度與電流方向、過孔電流等。LCDSP1601 硅轉(zhuǎn)接組件TSV 板為5 層板，3D 模型及疊層見圖2。

圖2 LCDSP1601 硅轉(zhuǎn)接組件的3D 模型圖及疊層

根據(jù)負(fù)載芯片電流消耗情況，供電電壓1.2 V，電流16 A，初次仿真TSV 板的V1V2 電源網(wǎng)絡(luò)的DC IRdrop結(jié)果：最大壓降5 mV，最大電流密度1 030 A/mm2，最大過孔電流TSV-30X2 過孔，需通過電流227.8 mA。此時(shí)電流密度和過孔電流都較大，采取優(yōu)化措施：對仿真數(shù)值結(jié)果較大區(qū)域增大銅皮覆設(shè)面積、增加過孔數(shù)量及過孔直徑等，重新進(jìn)行仿真，最大壓降為0，最大電流密度187.6 A/mm2，最大過孔電流在TSV-30X2 過孔，需通過電流62.65 mA，滿足設(shè)計(jì)要求，見圖3。TSV 過孔電流判定見表1。

表1 TSV 板中Siwave 軟件中過孔電流判定

圖3 TSV 板V1V2 的電流密度、最大過孔電流

2 TSV 板和管殼合并進(jìn)行DC IRdrop 和阻抗設(shè)計(jì)優(yōu)化

TSV 板和管殼合并后成為一個(gè)完整的工程，其中TSV 板為5 層板；管殼設(shè)計(jì)有3 層DIE 層，25 層金屬層，其3D 模型見圖4。

圖4 LCDSP1601 硅轉(zhuǎn)接組件和管殼組合的3D 模型

仿真過程中，如果TSV 板和管殼按照分部件分別進(jìn)行仿真，分部件處凸點(diǎn)、焊球的電壓源作為pin-group 進(jìn)行操作，電流源是平均分配到每一個(gè)管腳進(jìn)行操作的；若TSV 板和管殼Attach 合并操作，則作為一個(gè)整體模型進(jìn)行仿真分析，電流和電壓仿真時(shí)把連接處的凸點(diǎn)、焊球作為中間路徑，這樣仿真模擬的電流路徑通過情況和實(shí)際工作情況更貼近。

2.1 DC IRdrop 設(shè)計(jì)優(yōu)化

同樣對TSV 板和管殼組合V1V2 電源網(wǎng)絡(luò)進(jìn)行多次優(yōu)化，仿真最大電流密度為224.1 A/mm2，過孔電流最大處為178.6 mA，見圖5。DC IRdrop 滿足設(shè)計(jì)要求。管殼過孔電流判定見表2。

表2 管殼中Siwave 軟件中過孔電流判定

圖5 TSV 板和管殼組合V1V2 電流密度、最大過孔電流

解決直流壓降核心原則是盡量增大供電路徑上的過流面積，尤其對于過流瓶頸位置要仔細(xì)識(shí)別并認(rèn)真處理[11]，常用的措施有：加寬電和地平面的寬度、使用更多的過孔、在其他層添加金屬層并用通孔相連、減小電源到芯片的距離等。

由于微系統(tǒng)模塊在三維方向堆疊的密度很大，故在硅基板和管殼階段進(jìn)行電源DC IRdrop 分析尤為重要，從過流能力、壓降、電流密度等關(guān)鍵參數(shù)考察電源平面層的載流能力。

TSV 板的DC IRdrop 仿真通過后，進(jìn)一步進(jìn)行管殼DC IRdrop 分析。采用TSV 板和管殼集成仿真，可以更精確分析TSV 板和管殼連接處的凸點(diǎn)、焊球這種瓶頸處的過流能力、壓降、電流密度等關(guān)鍵參數(shù)。

與有機(jī)基板相比，硅基板具有先天優(yōu)勢[12]：硅基板與各個(gè)芯片有著相同或相近的熱膨脹系數(shù)，熱匹配好，熱應(yīng)力??；硅材料的導(dǎo)熱系數(shù)遠(yuǎn)大于有機(jī)材料，可提供良好的散熱通道。設(shè)置合理的銅箔厚度和層疊結(jié)構(gòu)，選用不同基材，控制好介電常數(shù)（DK）和損耗因子（DF），從而使封裝的性能在成本優(yōu)化的前提下達(dá)到最優(yōu)[13]。但是，低頻范圍和高頻范圍，信號(hào)損耗分別受到TSV 周圍SiO2及其節(jié)距和Si 層厚度影響介電常數(shù)和磁導(dǎo)率不同[14-15]，需要根據(jù)仿真進(jìn)行均衡。根據(jù)電流密度結(jié)果、熱仿真、樣機(jī)測試運(yùn)行結(jié)果以及近些年加工調(diào)試成功的多款微系統(tǒng)模塊，總結(jié)出硅基板和管殼材質(zhì)情況下，仿真電流密度經(jīng)驗(yàn)最大值為800 A/mm2。后期，根據(jù)工藝參數(shù)的實(shí)測數(shù)據(jù)積累，對此值再進(jìn)行修正。

2.2 電源網(wǎng)絡(luò)阻抗分析

電源網(wǎng)絡(luò)阻抗分析：考察電源分布網(wǎng)絡(luò)的阻抗是否過大，不超過目標(biāo)阻抗。

通常采用基于頻域目標(biāo)阻抗的方法來評(píng)估電源網(wǎng)絡(luò)的性能。目標(biāo)阻抗的定義如下[11]：

一般來說，Power_supply_Voltage 是電源平面的值;Allower_Ripple 為允許的電壓波動(dòng)，通常為5%;Current是芯片正常工作時(shí)的瞬時(shí)電流，一般按照最大電流的一半估計(jì)。設(shè)計(jì)目標(biāo)就是在一定的頻率范圍內(nèi)，電源網(wǎng)絡(luò)的阻抗不超過目標(biāo)阻抗Ztarget。阻抗對電壓波動(dòng)示意見圖6。

圖6 阻抗對電壓波動(dòng)的影響

PDN 互連基于各部件影響的頻率范圍，可劃分為4個(gè)區(qū)段，如圖7 所示。

圖7 PDN 的不同部件起作用的頻段范圍

在最低頻率范圍內(nèi)，穩(wěn)壓模塊和體去耦電容器在100 kHz 范圍內(nèi)對PDN 阻抗起作用；最高頻率則取決于片上電容，因具有最低的回路電感，通常在吉赫茲以上。

封裝中PDN 的等效串聯(lián)電感將始終制約著模塊向板級(jí)PDN 看過去的最高頻率。假設(shè)一個(gè)典型封裝的PDN 設(shè)計(jì)中有10 個(gè)并聯(lián)的電源/地引腳對，那么等效引腳電感為0.1 nH，當(dāng)頻率超過10 MHz 時(shí)，電路板阻抗基本大于10 mΩ。

由于PCB 板、元器件的特性以及封裝等效串聯(lián)電感等寄生參數(shù)的影響，PCB 板級(jí)阻抗的最高有效頻率上限往往低于100 MHz，而對于低電壓大電流（如0.9 V-8 A、1.2 V-16 A）控制器等元器件，根據(jù)式(1)計(jì)算出的目標(biāo)阻抗較低，該頻率通常為30 MHz。當(dāng)超過該頻率時(shí)，從芯片看過去的阻抗與封裝和芯片有關(guān)。一旦超過由封裝電感制約的最高頻率，則需要依靠封裝內(nèi)電容和die 上電容決定。

TSV 硅基板和管殼的PDN 阻抗分析包含電源/地平面和退耦電容、過孔、電源銅帶、鍵合線或者凸點(diǎn)(solderbump)、焊球(solderball)等連接線，由于LCDSP1601ARH芯片電流較大，穩(wěn)壓模塊無法實(shí)時(shí)響應(yīng)負(fù)載對于電流需求的快速變化，故在芯片周邊放置儲(chǔ)能電容作為儲(chǔ)能從而防止電壓出現(xiàn)跌落。管殼上附加的電容有7 顆，容值為0603-10 μF 的電容，其諧振頻率為1.8 MHz，寄生ESR為0.003 9 Ω，分布在芯片周邊，見圖8。根據(jù)V1V2 電源網(wǎng)絡(luò)電壓1.2 V，電流16 A，計(jì)算出目標(biāo)阻抗值為7.5 mΩ。此時(shí)仿真出的阻抗曲線見圖9。

圖8 管殼結(jié)構(gòu)及電容放置圖

圖9 管殼阻抗曲線圖

TSV 硅基板和管殼的設(shè)計(jì)中增添了電容，故PDN 分析同時(shí)要進(jìn)行DC IRdrop 和阻抗分析，而阻抗分析則根據(jù)工程設(shè)計(jì)中所加電容情況進(jìn)行具體分析。此處由于管殼空間有限，故可不進(jìn)行阻抗優(yōu)化，更高頻段阻抗控制在PCB 樣機(jī)及片上電容去實(shí)現(xiàn)，在樣機(jī)PCB 板級(jí)階段進(jìn)行電容去耦策略分析實(shí)現(xiàn)阻抗優(yōu)化。

3 樣機(jī)PCB 板設(shè)計(jì)優(yōu)化

樣機(jī)PCB 板的PDN 路徑見圖10，從電源芯片供電端到微系統(tǒng)模塊焊盤，進(jìn)行V1V2 電源網(wǎng)絡(luò)PDN 的DC IRdrop 和阻抗優(yōu)化設(shè)計(jì)。

圖10 樣機(jī)PCB 板V1V2 電源網(wǎng)絡(luò)PDN 路徑

3.1 樣機(jī)PCB 板電源DC IRdrop 分析

對樣機(jī)PCB 板V1V2 電源網(wǎng)絡(luò)進(jìn)行DC IRdrop 仿真分析，產(chǎn)生18 mV 壓降；最大電流密度為57.4 A/mm2；過孔電流最大處為器件DVPL0520S 輸出引腳的一個(gè)通孔PAD52_CIR72，需通過電流為13.07 A，滿足過流能力，DC IRdrop 滿足設(shè)計(jì)要求，電流密度、過孔電流見圖11。

圖11 樣機(jī)PCB 板V1V2 電源網(wǎng)絡(luò)過孔電流圖

按照國際標(biāo)準(zhǔn)QJ3103A-2011 給出的PCB 載流數(shù)據(jù)：

在PCB 印制板階段，仿真結(jié)果分析中，對于大電流高密度管腳如控制器、FPGA 等BGA 封裝器件，電流密度經(jīng)驗(yàn)標(biāo)準(zhǔn)為不能超過142.8 A/mm2，一般布線情況下通常不應(yīng)超過68.71 A/mm2。過孔截面為金屬圓環(huán)，展開可近似為矩形截面，類似于走線截面，過孔壁取常規(guī)20 μm 厚，在允許溫升20℃時(shí)典型過孔允許的最大電流統(tǒng)計(jì)見表3。

3.2 樣機(jī)PCB 板電源網(wǎng)絡(luò)阻抗設(shè)計(jì)優(yōu)化

根據(jù)通用的目標(biāo)阻抗設(shè)計(jì)方法對該樣機(jī)板V1V2 電源網(wǎng)絡(luò)進(jìn)行阻抗分析，V1V2 使用的電流為16 A，電壓1.2 V 波動(dòng)范圍為5%，得出目標(biāo)阻抗為8 mΩ，此時(shí)未加電容，仿真V1V2 電源網(wǎng)絡(luò)的阻抗曲線見圖12。

圖12 無電容阻抗曲線圖

在PCB 階段需要在電源層和地平面層之間放置電容器，以使得PDN 的阻抗在中頻階段低于目標(biāo)阻抗。此處，去耦電容仿真采用Multi-Ploe(MP)選擇并放置，即放置不同容值電容，可采用例如Three per decade[11]方法，即按照10 倍數(shù)選擇多種電容，同時(shí)阻抗曲線也能很好控制并聯(lián)諧振峰，并且考慮封裝寄生效應(yīng)應(yīng)距離微系統(tǒng)模塊供電引腳就近放置。放置電容時(shí)還需要考慮用電芯片電流較大，穩(wěn)壓模塊無法實(shí)時(shí)響應(yīng)負(fù)載對于電流需求的快速變化，故在芯片焊盤四角處放置大容量儲(chǔ)能電容從而防止電壓出現(xiàn)跌落。電容規(guī)格型號(hào)見表4。

表4 V1V2 電源網(wǎng)絡(luò)的模塊端電容配置

重新仿真阻抗曲線，見圖13，20 MHz 頻率范圍內(nèi)，供電給LCDSP1601A 的V1V2 電源網(wǎng)絡(luò)平面阻抗低于目標(biāo)阻抗8 mΩ，但是在44.8 MHz 處有一個(gè)阻抗尖峰點(diǎn)，為避免此尖峰點(diǎn)對應(yīng)的信號(hào)高頻諧振情況發(fā)生并影響到信號(hào)[16]，可通過增加①諧振頻率點(diǎn)為42 MHz，寄生電阻為6 mΩ 的3 個(gè)電容C2225C153②諧振頻率點(diǎn)為38 MHz，寄生電阻為6 mΩ 的3 個(gè)電容W2L1_224_A③諧振頻率點(diǎn)為29 MHz，寄生電阻為4 mΩ 的3 個(gè)電容C2225C273 消除，如圖14 所示，此時(shí)阻抗曲線比較平滑，無阻抗突變點(diǎn)。

圖13 添加電容后阻抗曲線

圖14 電容優(yōu)化后阻抗曲線

4 應(yīng)用CPM 模型進(jìn)行電源噪聲時(shí)域仿真分析

由于特定的微代碼和應(yīng)用程序不同，電流會(huì)在幾乎任何頻率處發(fā)生擾動(dòng)[2]，負(fù)載電流因受PDN 阻抗影響而表現(xiàn)為電壓值，且電壓紋波與PDN 阻抗成正比例，采用芯片電源模型CPM 在時(shí)域情況下，可以更直觀觀測電源紋波。

聯(lián)合V1V2 電源網(wǎng)絡(luò)路徑：PCB 板、TSV 板和管殼兩部分的S 參數(shù)數(shù)據(jù)，應(yīng)用CPM 模型從時(shí)域角度觀測電源噪聲優(yōu)化效果。分別提取樣機(jī)PCB 板VRM 端到微系統(tǒng)模塊、TSV 板和管殼Attach Package 后的V1V2 電源網(wǎng)絡(luò)的模型參數(shù)，然后在仿真軟件Designer 中搭建V1V2 的時(shí)域電路圖，在模塊端接入LCDSP1601ARH 的CPM 模型，見圖15。

圖15 應(yīng)用CPM 模型進(jìn)行CPS 協(xié)同仿真電路圖

在模塊端V1V2 網(wǎng)絡(luò)上分別分析有電容和無電容兩種情況下模塊前端的電壓值，見圖16。其中黑色虛線為采用CPM 模型精確優(yōu)化微系統(tǒng)模塊管殼的高頻去耦電容，并協(xié)同優(yōu)化PCB 中頻去耦電容后的電壓波形；黑色實(shí)線為未添加去耦電容網(wǎng)絡(luò)時(shí)的電壓波形，優(yōu)化后芯片端電源紋波降低了46 mV。可見，無電容情況下，電壓已經(jīng)超過了1.2 V 對波動(dòng)小于5%（即1.14 V～1.26 V）的要求（實(shí)線）；在增添去耦電容后，電壓1.2 V 波動(dòng)范圍滿足對其5%的要求（虛線）。這與3.2 節(jié)中的PDN 阻抗頻域分析中增添去耦電容后其PDN 阻抗下降相吻合，此處進(jìn)行的時(shí)域紋波電壓經(jīng)過阻抗優(yōu)化后也隨之下降。

圖16 模塊前端電壓值（虛線為改善后波形）

5 結(jié)論

本文提出了一種基于芯片封裝系統(tǒng)協(xié)同對微系統(tǒng)模塊的PDN 進(jìn)行設(shè)計(jì)優(yōu)化的方法，對于不同部件TSV硅基板、HTCC 管殼、PCB 提出了不同的設(shè)計(jì)重點(diǎn)。TSV板和管殼階段進(jìn)行電源DC IRdrop 分析尤為重要，管殼和PCB 設(shè)計(jì)階段需要增加電源阻抗分析，阻抗?jié)M足的最大頻率點(diǎn)往往和使用的電容特性息息相關(guān)。同時(shí)結(jié)合芯片CPM 模型，在時(shí)域情況下更直觀分析觀測出電源設(shè)計(jì)優(yōu)化后滿足波動(dòng)要求，由于電壓紋波與PDN 阻抗成正比例，這與頻域降低阻抗曲線從而優(yōu)化PDN 效果是一致的。