基于漏電流補(bǔ)償技術(shù)的超低漏電模擬開關(guān)

唐毓尚，王 瑤，劉 俊，李 平

（貴州振華風(fēng)光半導(dǎo)體股份有限公司，貴陽 550018）

1 引言

現(xiàn)有模擬開關(guān)[1-3]的實(shí)現(xiàn)中常用互補(bǔ)開關(guān)電路，即CMOS互補(bǔ)模擬開關(guān)[4]，該開關(guān)由2部分晶體管構(gòu)成，一個(gè)PMOS晶體管（P1）和一個(gè)NMOS晶體管（N1）?；パa(bǔ)模擬開關(guān)中，P1、N1的柵極控制信號(hào)通常是互補(bǔ)反相信號(hào)，其電位的高、低決定了模擬開關(guān)的開啟和關(guān)斷。

常用模擬開關(guān)電路PMOS晶體管襯底為N阱，一般情況下，其接最高電位VDD，NMOS晶體管襯底為P-sub，其始終接最低電位VSS。在實(shí)際電路設(shè)計(jì)中，CMOS模擬開關(guān)電路襯底和源、漏端存在寄生PN結(jié)二極管，從而存在PN結(jié)二極管反向漏電流，過大的漏電流會(huì)使得輸出保持信號(hào)隨著時(shí)間而衰減，使信號(hào)保持精度降低，從而影響現(xiàn)代控制系統(tǒng)采樣電路的采樣精度?；谝陨蠁栴}，本文開展了漏電流補(bǔ)償技術(shù)的研究，采用漏電流補(bǔ)償電路技術(shù)，實(shí)現(xiàn)了超低漏電流的模擬開關(guān)，提高了輸出信號(hào)保持精度。

2 超低漏電模擬開關(guān)的設(shè)計(jì)

模擬開關(guān)的漏電流會(huì)影響信號(hào)輸出端的信號(hào)保持精度，采樣原理如圖1所示，當(dāng)輸出信號(hào)VOUT應(yīng)用于信號(hào)采樣電路時(shí)，過大的漏電流會(huì)使得輸出保持信號(hào)隨著時(shí)間而衰減，使信號(hào)保持精度降低，從而影響現(xiàn)代控制系統(tǒng)采樣電路的采樣精度，因此互補(bǔ)模擬開關(guān)的漏電流問題亟待解決。設(shè)計(jì)的CMOS互補(bǔ)模擬開關(guān)電路如圖2所示。

圖1 采樣原理電路

圖2 CMOS互補(bǔ)模擬開關(guān)電路

該模擬開關(guān)采用PMOS和NMOS晶體管互補(bǔ)開關(guān)結(jié)構(gòu)，包含互補(bǔ)開關(guān)PMOS晶體管P1和NMOS晶體管N1，P1的源端和N1的源端相連接且作為模擬開關(guān)的模擬輸入端1，P1的漏端和N1的漏端相連接且作為模擬開關(guān)的模擬輸出端2，P1的柵端接時(shí)鐘控制信號(hào)CK1，N1的柵端接時(shí)鐘控制信號(hào)CK2，CK1和CK2互為反相時(shí)鐘信號(hào)，用于控制模擬開關(guān)的開啟和關(guān)斷，P1的襯底接最高電位VDD，N1的襯底接最低電位VSS，保證開關(guān)電路在整個(gè)動(dòng)態(tài)傳輸范圍內(nèi)P1、N1源端和襯底不會(huì)正向?qū)ǎ冶ＷC動(dòng)態(tài)信號(hào)的全范圍傳輸，圖2中電流IPS1為晶體管P1襯底到源端的PN結(jié)漏電流，電流INS1為晶體管N1源端到襯底的PN結(jié)漏電流，電流IPD1為晶體管P1襯底到漏端的PN結(jié)漏電流，電流IND1為晶體管N1漏端到襯底的PN結(jié)漏電流。端口1輸入電流I1=IPS1+INS1，端口2輸入電流I2=IPD1+IND1。

本文采用漏電流補(bǔ)償電路補(bǔ)償P1、N1的源漏PN結(jié)漏電，實(shí)現(xiàn)超低漏電流的模擬開關(guān)，提高輸出信號(hào)的保持精度。漏電補(bǔ)償設(shè)計(jì)原理如圖3所示，將電流采樣電路所采樣的襯底到源漏端的漏電流輸出到漏電流補(bǔ)償電路，按采樣電流與模擬開關(guān)電路開關(guān)管襯底到源漏端PN結(jié)漏電流的比例進(jìn)行電流補(bǔ)償，從而實(shí)現(xiàn)漏電流補(bǔ)償，提高輸出信號(hào)保持精度。

圖3 漏電補(bǔ)償設(shè)計(jì)原理

根據(jù)圖3所示的設(shè)計(jì)原理實(shí)現(xiàn)的超低漏電模擬開關(guān)電路如圖4所示。其電流采樣電路由電流采樣PMOS晶體管P2和電流采樣NMOS晶體管N2構(gòu)成，P2晶體管的柵極連接源極與漏極，并與N2晶體管的對(duì)應(yīng)極（柵極、源極與漏極）連接，圖4中，VEE為負(fù)電源，漏電采樣電流為晶體管P2襯底到源、漏端的PN結(jié)漏電流IP2和晶體管N2源、漏端到襯底的PN結(jié)漏電流IN2之和IC。

圖4 超低漏電模擬開關(guān)電路

漏電采樣電流經(jīng)過由晶體管P3、P4和P5組成的鏡像電路，按比例β放大IC到端口1和端口2，補(bǔ)償CMOS開關(guān)漏電流。鏡像放大倍數(shù)β計(jì)算方式如下：

通過電流比例得到放大倍數(shù)β，從而可以得到漏電流補(bǔ)償電路中P3和P4的晶體管尺寸比例，具體比例關(guān)系見式（2）：

其中，W為MOS晶體管的溝道寬度，L為MOS晶體管的溝道長(zhǎng)度。

圖4中P1、P2、P3、P4、P5使用相同類型的PMOS晶體管，N1與N2采用相同類型的NMOS晶體管，通過匹配的晶體管尺寸比例，理論上可以在CMOS模擬開關(guān)1、2端頭實(shí)現(xiàn)零電流漏電。

該款超低漏電模擬開關(guān)整體電路包括2路單刀雙擲模擬開關(guān)，通道電路除了上述的互補(bǔ)CMOS開關(guān)電路、漏電流補(bǔ)償電路外，還包括電平轉(zhuǎn)換電路和開關(guān)驅(qū)動(dòng)電路[5]。

3 仿真與測(cè)試驗(yàn)證

電路采用國(guó)內(nèi)40 V高壓CMOS工藝，能夠提供高壓PMOS晶體管、高壓NMOS晶體管、高壓隔離NMOS晶體管，可以滿足本設(shè)計(jì)集成器件的需求?；谠摴に嚻脚_(tái)，利用業(yè)內(nèi)EDA軟件對(duì)本設(shè)計(jì)進(jìn)行仿真驗(yàn)證，無漏電補(bǔ)償和有漏電補(bǔ)償2種情況下CMOS開關(guān)端口1、端口2輸入漏電流與溫度之間的仿真曲線如圖5所示，其中VS為正電源。仿真結(jié)果顯示，高溫下無漏電補(bǔ)償時(shí)CMOS開關(guān)本征漏電呈指數(shù)性增大，125℃時(shí)漏電達(dá)到22.5 nA；采用漏電補(bǔ)償之后，端口輸入漏電流得到極大改善，降低到1.5 nA以下。從圖5中還可以看到，在全溫度范圍內(nèi)，補(bǔ)償后端口輸入漏電流平緩穩(wěn)定，漏電溫漂降低到大約6 pA/℃，極大地提高了溫度穩(wěn)定性。

由圖5可見，模擬開關(guān)端口漏電流并未達(dá)到100%補(bǔ)償。常溫及低溫下，PN結(jié)漏電流非常小，為pA級(jí)，因此，漏電補(bǔ)償電路主要用于補(bǔ)償高溫下模擬開關(guān)產(chǎn)生的漏電。采樣電路所采樣的電流通過漏電補(bǔ)償電路進(jìn)行等比例補(bǔ)償，按照理論分析，補(bǔ)償精度應(yīng)達(dá)到100%，但漏電補(bǔ)償電路本身帶有額外的漏電流，因此按比例β補(bǔ)償?shù)碾娏骷由项~外的漏電流，與模擬開關(guān)端口的漏電流相比存在一定的誤差。高溫下，漏電補(bǔ)償電路的漏電補(bǔ)償仿真誤差見表1。

圖5 V S分別為-10 V、0 V、10 V時(shí)漏電流與溫度仿真曲線

表1 漏電流補(bǔ)償仿真誤差

由表1可知，補(bǔ)償電路按比例β補(bǔ)償?shù)铰╇娧a(bǔ)償端的電流偏大，從而導(dǎo)致補(bǔ)償電流比理論值稍大，但相對(duì)于模擬開關(guān)端口漏電流，額外的漏電流所占比例較小，對(duì)補(bǔ)償結(jié)果影響較小，可以忽略。

CMOS開關(guān)端口1、端口2輸入漏電流與溫度之間的實(shí)測(cè)和仿真曲線如圖6所示，代表了該款電路采用補(bǔ)償電路后漏電流與溫度的關(guān)系。由圖6可見，漏電實(shí)測(cè)數(shù)據(jù)明顯優(yōu)于仿真數(shù)據(jù)，實(shí)測(cè)高溫漏電流值下降到0.75 nA，低溫區(qū)漏電更小，為50 pA左右?？梢?，相對(duì)于無漏電補(bǔ)償?shù)腃MOS開關(guān)，該電路可提升信號(hào)采集精度，有效提高了信號(hào)采集系統(tǒng)的信號(hào)采樣保持精度，進(jìn)而提升了現(xiàn)代設(shè)備控制系統(tǒng)的精度。

圖6 V S分別為-10 V、0 V、10 V時(shí)漏電流與溫度之間的實(shí)測(cè)和仿真曲線

圖6中，實(shí)測(cè)與仿真數(shù)據(jù)不一致的主要原因是仿真驗(yàn)證模型不準(zhǔn)確，對(duì)比實(shí)測(cè)數(shù)據(jù)，對(duì)模型文件進(jìn)行分析并確定模型存在2個(gè)缺點(diǎn)。一是PN結(jié)漏電模型參數(shù)與晶體管PN結(jié)上施加的反偏電壓有強(qiáng)作用關(guān)系，由于圖4中漏電采樣晶體管P2和N2的反偏電壓不一致且相差數(shù)十倍，而CMOS模擬開關(guān)的PN結(jié)反偏電壓呈動(dòng)態(tài)變化，導(dǎo)致仿真漏電值偏大且離散較大。實(shí)際PN結(jié)漏電為IS[exp(VPN/VT)-1][6]，其中VPN是正向PN壓降，反偏情況下為負(fù)值，VT為溫度電壓，常溫下為26 mV，因此反偏電壓只要大于200 mV，PN結(jié)漏電流近似為-IS，在雪崩擊穿之前，PN結(jié)漏電流基本上恒定不變，導(dǎo)致實(shí)測(cè)數(shù)據(jù)優(yōu)于仿真。二是MOS器件模型中的指狀因子在高溫下能夠識(shí)別，而在低溫下不識(shí)別，仿真時(shí)在高溫下能夠很好地補(bǔ)償漏電，而在低溫下不能進(jìn)行補(bǔ)償，因此在仿真時(shí)出現(xiàn)低溫漏電偏高的現(xiàn)象。經(jīng)過模型優(yōu)化和改進(jìn)，以上缺陷可以得到解決。

4 版圖

設(shè)計(jì)的超低漏電模擬開關(guān)版圖和實(shí)物圖見圖7，其包括2路單刀雙擲模擬開關(guān)[7]，其中，互補(bǔ)CMOS開關(guān)電路采用40 V高壓MOS隔離器件，實(shí)現(xiàn)襯底浮動(dòng)并跟隨源級(jí)輸入變化，從而減少襯偏效應(yīng)，提高導(dǎo)通電阻在整個(gè)輸入范圍內(nèi)的扁平度。電路采用了漏電流補(bǔ)償技術(shù)，極大地降低了模擬開關(guān)的漏電流，并且版圖上通道間有隔離帶及隔離層，確保通道間的隔離滿足設(shè)計(jì)要求[8]，電路版圖總尺寸為1.98 mm×1.82 mm。

圖7 超低漏電模擬開關(guān)版圖和芯片實(shí)物圖

5 結(jié)論

本文采用40 V CMOS工藝設(shè)計(jì)了一種超低漏電模擬開關(guān)，并采用一種創(chuàng)新型PN結(jié)漏電補(bǔ)償技術(shù)和電路，對(duì)CMOS模擬開關(guān)輸入、輸出漏電流進(jìn)行全溫區(qū)漏電補(bǔ)償，大幅度降低輸入、輸出端口的漏電流，實(shí)現(xiàn)亞納安級(jí)端口漏電流，在-55～125℃，漏電不大于0.75 nA，并大幅提高了溫度穩(wěn)定性，溫漂大約為6 pA/℃。本設(shè)計(jì)可提高信號(hào)采集系統(tǒng)的信號(hào)采樣保持精度，提升現(xiàn)代設(shè)備控制系統(tǒng)的精度。