13位高無雜散動態(tài)范圍的SARADC

楊志新，Maureen Willis，高 博，龔 敏

（四川大學(xué)物理學(xué)院，成都 610065）

1 引言

隨著計算機和通信產(chǎn)業(yè)的快速發(fā)展，模數(shù)轉(zhuǎn)換器（ADC）的相關(guān)應(yīng)用迅速增長，正逐步向高速、高精度和低功耗的設(shè)計方向發(fā)展。當(dāng)前主流的ADC類型主要包括逐次逼近型(SAR)、Σ-Δ型和流水線型。在采樣率低于5 MSa/s的中高分辨率應(yīng)用中常采用SAR ADC結(jié)構(gòu)[1]。相比于其他結(jié)構(gòu)的ADC，SAR ADC在功耗和精度上能有很好的折中，被普遍應(yīng)用于消費電子、移動終端和醫(yī)療等領(lǐng)域[2-6]。SAR ADC采用電荷重分布式電容架構(gòu)和逐次逼近算法實現(xiàn)模擬信號轉(zhuǎn)換為數(shù)字信號[7]。SAR ADC使用少量的比較器且對比較器的精度沒有過高的設(shè)計要求，再通過采用無靜態(tài)功耗的數(shù)模轉(zhuǎn)換器（DAC）電容陣列和小規(guī)模的數(shù)字邏輯控制模塊，從而實現(xiàn)功耗上的降低[8]。

無雜散動態(tài)范圍（SFDR，RSFD）是指在一定頻帶內(nèi)，最大輸出信號的均方根值與最大噪聲成分的均方根值之比，反映在該頻帶內(nèi)噪聲信號對輸出信號的最大干擾。無雜散動態(tài)范圍越大，說明其噪聲占比越小，轉(zhuǎn)換的線性度越好[9]。本文基于標(biāo)準(zhǔn)0.18μm CMOS工藝，設(shè)計了一款采樣率為500 kSa/s的13位逐次逼近型模數(shù)轉(zhuǎn)換器芯片。

2 電路設(shè)計

本文所設(shè)計的8通道13位SAR ADC主要由多通道電路、DAC電容陣列、比較器和SAR邏輯4個部分組成，其結(jié)構(gòu)如圖1所示。多通道電路通過使用多個采樣開關(guān)SW1并聯(lián)搭建8通道結(jié)構(gòu)接入輸入信號，通過對開關(guān)SW2的控制實現(xiàn)差分輸入（輸入電壓范圍為－2.5～2.5 V）和單端輸入(輸入電壓范圍為0～2.5 V)的混合模式設(shè)計。采用傳統(tǒng)的SAR邏輯控制電路，數(shù)模轉(zhuǎn)換部分由7+6位的分段式電容陣列構(gòu)成，使用下極板采樣模式來清除上極板采樣溝道電荷注入的影響[10]。電容結(jié)構(gòu)分為高位段（MSB）和低位段（LSB）兩段，為了設(shè)計方便采用單位電容作為橋接電容。比較器從功能上分為5個部分：比較器主體電路、比較器輸入與DAC輸出相連接的傳輸門、傳輸門的控制電路、比較器偏置電壓產(chǎn)生電路和比較器時鐘產(chǎn)生電路。

圖1 SAR ADC架構(gòu)和多通道結(jié)構(gòu)

2.1 橋式DAC電容結(jié)構(gòu)

傳統(tǒng)二進制DAC電容陣列的精度提高時，在設(shè)計中主要會遇到以下3方面的問題：1）精度提高導(dǎo)致電容陣列的總電容值增加，從而使得芯片面積增大，增加ADC電路的設(shè)計難度；2）隨著精度的提高，在工藝上難以實現(xiàn)最高位電容和單位電容的匹配，進而導(dǎo)致系統(tǒng)精度下降；3）提高精度會使用到更大的電容值，導(dǎo)致在電容陣列開關(guān)切換時產(chǎn)生的動態(tài)功耗會不可避免地增大[11]。為避免以上問題，設(shè)計的分段式電容陣列如圖2所示。電路由7+6位的分段式電容陣列構(gòu)成，MSB是7位電容陣列，LSB采用6位電容陣列，分段式電容陣列的總電容值是單位電容C的193倍。相比于傳統(tǒng)二進制的電容陣列，分段式電容結(jié)構(gòu)不僅降低了總電容值，減少了電容陣列的總體面積，也降低了最高位電容匹配的難度，實現(xiàn)了電容匹配的目標(biāo)，并且在切換時由于總體電容值的降低，電容陣列的動態(tài)功耗也小于傳統(tǒng)電容陣列的功耗[12]。

系統(tǒng)時鐘最大頻率為10 MHz，一個采樣轉(zhuǎn)換過程占用20個系統(tǒng)時鐘周期。采樣階段占6個時鐘周期，其中前5個時鐘周期進行信號追蹤，第6個時鐘周期產(chǎn)生采樣電荷；第7個時鐘周期為保持階段，產(chǎn)生共模電壓；最后進入轉(zhuǎn)換階段。如圖2所示，電容陣列采樣信號為Vin和Vip，由多通道開關(guān)采樣接輸入信號后由采樣電容采樣，采樣電容（在圖2中被方框標(biāo)注）大小為64C。在第6個時鐘周期內(nèi)，開關(guān)SW1、SW2閉合，開關(guān)SW3、SW4斷開，采樣電容接入輸入信號，其余電容接地。

圖2 采樣階段電容陣列

分段電容的MSB部分被開關(guān)SW3和SW4控制而分為兩段，兩端采樣點分別接電源和地。在第6個時鐘周期內(nèi)，SW3和SW4斷開，SW3部分因電容兩端全部接地，因而節(jié)點采樣電荷為零。另一部分（由SW4控制）電容接電源，MSB部分的采樣電荷計算如下：

接入比較器負(fù)端的SW4段電容采樣電荷為Qn，電壓為Vxn，

接入比較器正端的SW4段電容采樣電荷為Qp，電壓為Vxp，

在第7個時鐘周期內(nèi)產(chǎn)生共模電壓。SW1、SW2斷開，SW3、SW4閉合，這種工作狀態(tài)保持到比較轉(zhuǎn)換結(jié)束。其余所有開關(guān)接地。高位兩段電容陣列總電荷守恒，設(shè)比較器輸入電壓分別為Vxp和Vxn，計算得：

由式(1)～(4)可得：

其中194C+C//63C為電容陣列總電容，分段式電容陣列的總電容值要小于傳統(tǒng)二進制電容陣列的總電容值。將式（5）、（6）整理可得：

其中K為增益因子，VCM為共模電壓。經(jīng)計算，K≈0.328，VCM≈0.487 VCC。

在第8個時鐘周期開始第13位即符號位的轉(zhuǎn)換，轉(zhuǎn)換階段的等效電容陣列如圖3所示。

圖3 轉(zhuǎn)換階段的等效電容陣列

S13'、S13接參考電壓Vref，其余開關(guān)接地。根據(jù)采樣節(jié)點電荷守恒可得：

此時，輸入信號經(jīng)過電容陣列采樣后與0電平比較，比較的結(jié)果為符號位的值。若Vip－Vin＞0，即符號位為1，則S13接Vref保持不變，S13'接地，然后和1/2Vref比較；若Vip－Vin＜0，即符號位為0，則S13'接Vref保持不變，S13接地，然后和1/2Vref比較。以此類推，直到最后一位比較完成為止。因為橋接電容為單位電容C，那么LSB段的電容和橋接電容的等效電容為C//63C，所以存在一個微小的偏差，LSB段的等效電容略小于C，但是因為C//63C是固定的，也就是說偏差是固定且略微小于C的，所以不會產(chǎn)生非線性誤差，不過對后級比較器的精度要求要稍高一些[13]。

2.2 比較器電路設(shè)計

比較器是ADC里的重要模塊，需要具有高分辨率、高線性度、低噪聲以及低失調(diào)電壓等特點。滿足ADC性能要求的比較器分辨率至少要在1/2LSB以內(nèi)，該設(shè)計為13位ADC，共模電壓輸入范圍是－2.5～2.5 V，也就是比較器的精度要小于0.3 mV。考慮到精度和速度，比較器應(yīng)可以在10 MHz工作時鐘下能比較0.3 mV的電壓。比較器的組成如圖4所示，由兩級預(yù)放大器和鎖存器兩部分組成。預(yù)放大器由兩級放大器級聯(lián)而成，采用了輸出失調(diào)存儲技術(shù)來將失調(diào)電壓降低。兩級放大器電路如圖5所示，第一級放大器輸出通過輸出失調(diào)存儲電容C1和C2與第二級相連，第二級輸出通過開關(guān)輸入到鎖存器電路。鎖存器將預(yù)放大信號進一步放大到電源或地。

圖4 比較器的組成

比較器有兩個工作階段：復(fù)位階段和再生階段。在圖5（a）中，當(dāng)CLK1和CLK2為低電平時，比較器預(yù)放大電路處于復(fù)位階段，M7和M9等處于關(guān)斷狀態(tài)，預(yù)放大電路的輸出節(jié)點V1和V2通過復(fù)位管M1、M4復(fù)位到電源端。若CLK1和CLK2為高電平，預(yù)放大電路工作在再生階段，輸入對管M8和M10開始以不同的放電速率放電，然后對節(jié)點V1和V2放電，M2和M3管形成正反饋回路，最終由于正反饋作用，兩個輸出的預(yù)放大信號經(jīng)第二級放大器和鎖存器被放大到電源和地。

圖5 放大器電路

比較器瞬態(tài)仿真結(jié)果如圖6所示，VIN、VIP為比較器兩端的輸入，VOUT為比較器的輸出。比較器能正確分辨10 MHz下幅度為0.3 mV的輸入信號，能夠滿足ADC正常工作在速度和精度上的需求。

圖6 比較器瞬態(tài)仿真結(jié)果

2.3 SAR邏輯電路設(shè)計

考慮到SAR ADC的轉(zhuǎn)換速率，采用傳統(tǒng)的SAR邏輯結(jié)構(gòu)作為控制部分，控制時鐘、清零信號以及采樣信號都由采樣時鐘片選信號（CSN）分頻得到。

本文設(shè)計的SAR邏輯電路主要結(jié)構(gòu)是移位寄存器和數(shù)據(jù)寄存器，用于產(chǎn)生ADC主體電路中DAC電容陣列的控制信號和儲存比較器每次比較后的結(jié)果，其主要電路結(jié)構(gòu)如圖7（a）所示。比較器產(chǎn)生VOUT時，Q i變成高電平，比較器的每一位比較結(jié)果VOUT由D i儲存（i=0～12），輸出邏輯如圖7(b)所示。

圖7 SAR邏輯電路

3 版圖及仿真結(jié)果

電路的正常工作溫度在－55～125℃，在－55℃條件下比較器的輸入波形及輸出結(jié)果如圖8所示。通過比較VIN和VIP的大小關(guān)系再對比輸出結(jié)果，可知比較器處于正常工作的狀態(tài)，ADC整體電路可以正常工作。VDOUT為整體電路的輸出。

圖8 整體電路仿真結(jié)果

基于標(biāo)準(zhǔn)0.18μm CMOS工藝完成了芯片的版圖設(shè)計，電路的整體版圖如圖9所示，尺寸為2807μm×2420μm，主體部分是DAC電容陣列、比較器電路、數(shù)字電路（包括SAR邏輯電路和多通道開關(guān)的數(shù)字控制電路）和多通道開關(guān)電路。在比較器和DAC電容陣列的版圖設(shè)計中，采用了交叉匹配和交叉耦合電容陣列的匹配方式來降低版圖中寄生電容對比較器失調(diào)電壓和電容匹配的影響。

圖9 整體版圖

由無雜散動態(tài)范圍的定義可知：

其中Voutput為ADC的最大輸出信號，Vsupr_max為ADC的次最大噪聲信號。

輸出信號頻譜分析結(jié)果如圖10（a）所示，各工藝角的動態(tài)性能參數(shù)如圖10（b）所示。由計算結(jié)果可知，ADC的SFDR為97.14 dB，信噪比（SNR）為78.78 dB，有效位數(shù)（ENOB）為12.78 bit。ADC的動態(tài)性能參數(shù)符合要求。

圖10 SAR ADC動態(tài)性能仿真結(jié)果

本設(shè)計與其他同類設(shè)計的性能參數(shù)對比如表1所示。通過對比可知本設(shè)計在ENOB和SFDR等方面都有較好的結(jié)果。

表1 本設(shè)計與近年同類設(shè)計性能參數(shù)對比

4 結(jié)論

本文提出一款13位的8通道SAR ADC。在設(shè)計的13位SAR ADC中對DAC電容陣列、比較器以及SAR邏輯電路進行了優(yōu)化。通過多通道開關(guān)結(jié)構(gòu)采樣輸入信號，選擇輸入通道和電路的工作模式，開關(guān)性能滿足13位SAR ADC的設(shè)計指標(biāo)要求。采用電荷重分配的分段式電容陣列，在降低功耗的同時也降低了ADC的線性誤差；比較器的電路設(shè)計中采用輸出失調(diào)存儲技術(shù)來降低比較器的失調(diào)誤差。版圖設(shè)計中，對電路中的電容和晶體管采用匹配設(shè)計，降低寄生電容對電路的影響。通過電路設(shè)計和版圖優(yōu)化，實現(xiàn)了較高的無雜散動態(tài)范圍，該SAR ADC在轉(zhuǎn)換過程中有著良好的線性度。本設(shè)計基于標(biāo)準(zhǔn)0.18μm CMOS工藝，在2.5 V電源電壓和500 kSa/s的采樣率下，得到ADC的SFDR為97.14 dB，SNR為78.78 dB，ENOB為12.78 bit，芯片尺寸為2807μm×2420μm。