信息處理板的設(shè)計更改與實現(xiàn)

蘇煥坤，王尋宇

（1.中國電子科技集團(tuán)公司第二十研究所，陜西 西安 710068；2.四川賽狄信息技術(shù)股份公司，四川 成都 611731）

0 引言

本文對信息處理板實現(xiàn)全套的設(shè)計更改與實現(xiàn)，并充分結(jié)合當(dāng)前情況，更換即將停產(chǎn)的器件，主要包括在原SDE619AF 設(shè)計中，RS422 接口電平轉(zhuǎn)換芯片型號為MAX490，該芯片無接口保護(hù)功能，根據(jù)該芯片的失效分析報告，在遇到強(qiáng)干擾信號時，該芯片容易因閂鎖效應(yīng)失效；在某些使用場景中，電源穩(wěn)定的時間可長達(dá)5s 甚至更長，F(xiàn)LASH 在電源穩(wěn)定前解除復(fù)位，可能會被不穩(wěn)定的電源影響而處于不穩(wěn)定狀態(tài)。因此復(fù)位芯片的復(fù)位時間要設(shè)計為可硬件調(diào)整，以適應(yīng)不同的使用場景等。通過優(yōu)化整體系統(tǒng)的設(shè)計，提高后續(xù)產(chǎn)品的可靠性和可生產(chǎn)性。

1 信息處理板設(shè)計更改概述

1.1 信息處理板設(shè)計更改簡介

SDE619AN 基于SDE619AF 信息處理板做改版，本次改版設(shè)計主要改正RS422 接口芯片容易燒毀及數(shù)據(jù)丟失的問題，除此之外，還結(jié)合當(dāng)前情況，更換即將停產(chǎn)的器件，提高后續(xù)產(chǎn)品的可靠性和可生產(chǎn)性。

1.2 信息處理板設(shè)計更改項目

本文基于信息處理板的設(shè)計更改與實現(xiàn)，主要包括以下幾點(diǎn)：將RS422 接口芯片更換為MAX3077EASA+，并在該芯片電源端增加限流電阻；將DSP1 的數(shù)據(jù)FLASH（位號D9）復(fù)位方式修改為復(fù)位芯片復(fù)位；將IDT5V925（位號D26）更換為一個時鐘buffer，并將晶振更換為40 MHz；將DSP1、DSP2 的復(fù)位方式修改為復(fù)位芯片復(fù)位，型號為TPS3808G33，與FLASH 復(fù)位芯片一致；將DSP1 的程序FLASH（位號D3、D4）復(fù)位方式修改為復(fù)位芯片復(fù)位；將DSP2 的程序FLASH（位號D10、D11）復(fù)位方式修改為復(fù)位芯片復(fù)位；優(yōu)化內(nèi)部走線，修改線寬/間距；注意兼容SDE619AF 量產(chǎn)版本中的CPLD 程序；GY1 的π 型濾波前后增加10 μF 電容，晶振GY2 加π 型濾波；在電源+1.26 V輸出端，增加小電容；D32/D16/D22/D21/D27 芯片端電源引腳上增加濾波電容；CPLD 時鐘通路上串聯(lián)電阻33 Ω。

2 信息處理板設(shè)計更改實現(xiàn)

2.1 接口芯片設(shè)計更改實現(xiàn)

在原SDE619AF 設(shè)計中，RS422 接口電平轉(zhuǎn)換芯片型號為MAX490，該芯片無接口保護(hù)功能，根據(jù)該芯片的失效分析報告，在遇到強(qiáng)干擾信號時，該芯片容易因閂鎖效應(yīng)失效。因此需要將該芯片更換為帶接口保護(hù)功能的芯片。接口芯片選用MAX3077EASA+，該芯片與原芯片MAX490 功能一致；在該芯片端增加限流電阻，在一定程度上限制極端情況下的電流，進(jìn)一步降低閂鎖效應(yīng)發(fā)生概率。因此在SDE619AN改版中，將原RS422 接口芯片（位號D15、D33）更換為MAX3077EASA+，并在該芯片電源上串聯(lián)一個22 Ω 的限流電阻。改進(jìn)前RS422 接口電路的設(shè)計原理圖如圖1、圖2所示，改進(jìn)后RS422 接口電平轉(zhuǎn)換芯片的設(shè)計原理圖如圖3、圖4所示。

圖1 改進(jìn)前RS422 接口電平轉(zhuǎn)換芯片（D15）設(shè)計原理圖

圖2 改進(jìn)前RS422 接口電平轉(zhuǎn)換芯片（D33）設(shè)計原理圖

圖3 改進(jìn)后RS422 接口電平轉(zhuǎn)換芯片的設(shè)計原理圖（D15）

圖1 到圖4 中，MAX3077EASA+的RO、DI 接口電平為+3.3 V，而串并轉(zhuǎn)換芯片ST16C550 的接口電平為+5 V，因此需要在MAX3077EASA+和ST16C550 之間增加一個電平轉(zhuǎn)換芯片TXB0104。

圖4 改進(jìn)后RS422 接口電平轉(zhuǎn)換芯片的設(shè)計原理圖（D33）

2.2 復(fù)位方式設(shè)計更改實現(xiàn)

據(jù)反饋，原SDE619AF 板卡在下電的過程中，DSP 會有概率發(fā)出FLASH 擦除指令，為避免DSP 發(fā)出的指令在下電時對數(shù)據(jù)FALSH 進(jìn)行操作，F(xiàn)LASH 需要增加復(fù)位芯片，在板卡下電時及時將FLASH 帶入復(fù)位狀態(tài)，使所有外部操作指令無效；在原SDE619AF 的設(shè)計中，數(shù)據(jù)FLASH 芯片的復(fù)位直接通過一個上拉電阻連接到+3.3 V 電源，復(fù)位時間極短，為了使上電時數(shù)據(jù)FLASH 收到一個確定的復(fù)位信號，需要硬件復(fù)位；在某些使用場景中，電源穩(wěn)定的時間可長達(dá)5s 甚至更長，F(xiàn)LASH 在電源穩(wěn)定前解除復(fù)位，可能會被不穩(wěn)定的電源影響而處于不穩(wěn)定狀態(tài)。因此復(fù)位芯片的復(fù)位時間要設(shè)計為可硬件調(diào)整，以適應(yīng)不同的使用場景。因此在改版設(shè)計中增加一片復(fù)位芯片TPS3808G33MDBVREP，使用該芯片對數(shù)據(jù)FLASH 進(jìn)行復(fù)位。其復(fù)位輸出與電源的時序關(guān)系如圖5所示。圖5 中，VIT：threshold，閾值電壓，TPS3808G33為3.07 V；VHYS：hysteresis，滯后量，資料上給出的是VIT*1%，對TPS3808G33 為0.030 7 V；VIT+VHYS=3.100 7 V。

圖5 TPS3808G33 復(fù)位時序圖

同理，將DSP1 的程序FLASH（位號D3、D4）和DSP2 的程序FLASH（位號D10、D11）復(fù)位方式修改為復(fù)位芯片復(fù)位，與數(shù)據(jù)FLASH 的更改措施相同。

同樣，為避免DSP 發(fā)出的指令在下電時對FALSH 進(jìn)行操作，DSP 也需要增加復(fù)位芯片，在板卡下電時及時將DSP帶入復(fù)位狀態(tài)，關(guān)閉DSP 的所有輸出指令。因此在改版設(shè)計中，增加復(fù)位芯片TPS3808G33，將復(fù)位輸出連接到DSP的復(fù)位引腳上，手動復(fù)位信號連接到復(fù)位芯片的MR 引腳上。改進(jìn)前DSP1 的復(fù)位由CPLD 提供，如圖6所示：同理，DSP2 的復(fù)位設(shè)計更改措施與DSP1 的相同。

圖6 改進(jìn)前DSP1 的復(fù)位設(shè)計原理圖

2.3 時鐘設(shè)計更改實現(xiàn)

在原SDE619AF 設(shè)計中，時鐘芯片IDT5V925 將20 MHz 時鐘倍頻為40 MHz，該芯片已停產(chǎn)，需要更換。將IDT5V925 更換為一片時鐘buffer 芯片CY2305，并將晶振更換為40 MHz。改進(jìn)前時鐘設(shè)計原理圖如圖7所示，改進(jìn)后時鐘設(shè)計原理圖如圖8所示。

圖7 改進(jìn)前時鐘設(shè)計原理圖

圖8 改進(jìn)后時鐘設(shè)計原理圖

2.4 全局復(fù)位設(shè)計更改實現(xiàn)

用戶反饋在實際列裝環(huán)境中，電源會有不穩(wěn)定的狀態(tài)，要求當(dāng)電源不穩(wěn)定時，能將信息處理板整板重新復(fù)位。因此在改版設(shè)計中，在輸入+5.0 V 電源處增加一個復(fù)位芯片TSP3808G50。其中TPS3808G50 的閾值電壓為4.65 V，若板上+5 V 電源低于4.65V，該芯片即進(jìn)入復(fù)位，當(dāng)電源再次超過4.65 V 時，再進(jìn)入復(fù)位-解復(fù)位過程，用該芯片的復(fù)位輸出控制下一級復(fù)位的MR 引腳。

3 信息處理板設(shè)計優(yōu)化實現(xiàn)

3.1 刪除未使用的器件

D5、D6、D17、D34 這4 個器件確認(rèn)不使用，可以刪除。其功能如下：D5/D6：36 Mb SRAM 芯片，整板功能不使用SRAM。D17：CPLD 芯片XC95144XL，和D27 做了兼容設(shè)計，實際焊接的是D27，D17 確認(rèn)不會使用。D34：TL16C554A，4 通道UART 芯片，實際并未使用。在原理圖及PCB 上將這4 個器件刪除。

3.2 優(yōu)化內(nèi)部走線

在原SDE619AF 設(shè)計中，板卡上信號線間距較近，有串?dāng)_風(fēng)險，更改前PCB 上部分走線；板卡上的兩路RS422未按差分規(guī)則走線。因此在SDE619AN 改版中，按目前規(guī)則加大信號線間距并修改線寬；將兩路RS422 按差分規(guī)則走線。更改后，板卡內(nèi)部優(yōu)化了走線，提高了信號完整性，不影響原始設(shè)計。

3.3 兼容SDE619AF 量產(chǎn)版本中的CPLD 程序

在SDE619AF 的量產(chǎn)版本中，DSP1 和DSP2 的手動復(fù)位信號均分別輸入兩片CPLD 的IO 引腳上，CPLD 內(nèi)部有電路。兩片CPLD 分別輸出復(fù)位信號給DSP1、DSP2，輸出的復(fù)位信號為7 個脈沖，不規(guī)范。在本次改版中，不焊接串聯(lián)的0 歐電阻，不使用CPLD 輸出給DSP 的復(fù)位信號。該版本輸出給DSP的復(fù)位信號不規(guī)范，但是其他接口為穩(wěn)定版，因此建議不要輕易更換該版本的CPLD 程序。

3.4 增加濾波電容

在經(jīng)過對原SDE619AF 板卡進(jìn)行充分測試后，建議在晶振GY1 的π 型濾波前后增加10 μF 電容以濾除更多的低頻噪聲；在晶振GY2 的電源端增加π 型濾波，從而使其性能達(dá)到最優(yōu)；在+1.26 V 輸出端增加2 個0.1 μF 電容，2 個0.01 μF 電容，降低電源噪聲；在D32/D16/D22/D21/D27 芯片端電源引腳上各增加一個0.1 μF 濾波電容。以上改動均屬于在原設(shè)計基礎(chǔ)上優(yōu)化，無不利影響。

3.5 CPLD 時鐘通路上串聯(lián)電阻

在對原板卡進(jìn)行測試時，發(fā)現(xiàn)CPLD 時鐘有過沖現(xiàn)象，因此在改版設(shè)計中，在時鐘芯片CY2305（位號D26）輸出給CPLD 的時鐘上，串聯(lián)一個33 Ω 電阻。

4 結(jié)論

本文基于SDE619AF 信息處理板做SDE619AN 改版，對于信息處理板實現(xiàn)全套的設(shè)計更改與實現(xiàn)，并充分結(jié)合當(dāng)前情況，更換即將停產(chǎn)的器件，優(yōu)化整體系統(tǒng)的設(shè)計，提高后續(xù)產(chǎn)品的可靠性和可生產(chǎn)性。