軟件無(wú)線電架構(gòu)的導(dǎo)航接收機(jī)模擬前端設(shè)計(jì)

孫金中，付秀蘭，高艷麗

(安徽芯紀(jì)元科技有限公司，安徽 合肥 230031)

0 引言

隨著信息技術(shù)的飛速發(fā)展，無(wú)線接收機(jī)的實(shí)現(xiàn)形式也發(fā)生了巨大變化，原來(lái)的超外差、低中頻、零中頻架構(gòu)的無(wú)線接收機(jī)已經(jīng)不能滿足現(xiàn)代通信、雷達(dá)、電子對(duì)抗等多頻段、多模式及多功能的電子裝備的需求，軟件無(wú)線電架構(gòu)的接收機(jī)因其自身的結(jié)構(gòu)特點(diǎn)，是未來(lái)無(wú)線通信、多模導(dǎo)航、多功能一體機(jī)的理想選擇[1-4]。

軟件無(wú)線電架構(gòu)的接收機(jī)的設(shè)計(jì)難點(diǎn)是設(shè)計(jì)高性能的接收機(jī)模擬前端電路。隨著集成電路技術(shù)的飛速發(fā)展，模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速度越來(lái)越高，使得設(shè)計(jì)單片軟件無(wú)線電架構(gòu)的接收機(jī)成為了可能[5-6]。

本文設(shè)計(jì)了一款軟件無(wú)線電架構(gòu)的接收機(jī)模擬前端用于多模衛(wèi)星導(dǎo)航系統(tǒng)的射頻信號(hào)接收及轉(zhuǎn)換，從而實(shí)現(xiàn)單片軟件無(wú)線電架構(gòu)的導(dǎo)航SoC 芯片。該模擬前端通過(guò)低功耗高速模數(shù)轉(zhuǎn)換器直接對(duì)導(dǎo)航信號(hào)進(jìn)行射頻采樣量化轉(zhuǎn)換，在數(shù)字域完成頻率變換及信號(hào)處理，數(shù)字電路隨著集成電路工藝的進(jìn)步面積和功耗可以不斷降低，由于內(nèi)部集成了寬帶的射頻放大器和高速ADC可以對(duì)不同模式的導(dǎo)航信號(hào)全部進(jìn)行采樣量化轉(zhuǎn)換，實(shí)現(xiàn)了單個(gè)模擬通道完成多模導(dǎo)航信號(hào)的處理，從而實(shí)現(xiàn)系統(tǒng)終端的最優(yōu)化設(shè)計(jì)[7-9]。

1 電路設(shè)計(jì)

1.1 軟件無(wú)線電架構(gòu)的接收機(jī)模擬前端設(shè)計(jì)

如圖1 所示，本文設(shè)計(jì)的高性能接收機(jī)模擬前端芯片內(nèi)部集成高增益射頻放大器、低功耗高速ADC、鎖相環(huán)等，外圍只需要搭載天線連接低噪聲放大器(LNA)、聲表射頻濾波器(SAW)、時(shí)鐘和電源即可完成多模導(dǎo)航衛(wèi)星射頻信號(hào)的接收放大濾波及模數(shù)轉(zhuǎn)換。該接收機(jī)模擬前端內(nèi)部只需要加入用于數(shù)字信號(hào)處理的基帶電路及CPU 電路就可構(gòu)成單片的多模導(dǎo)航SoC 芯片。

圖1 接收機(jī)模擬前端的系統(tǒng)架構(gòu)

1.2 寬帶射頻放大器的設(shè)計(jì)

高性能接收機(jī)模擬前端芯片中的射頻放大器主要完成導(dǎo)航信號(hào)的低噪聲放大，使得微弱的導(dǎo)航信號(hào)及噪聲放大到ADC 可以完成量化的信號(hào)電平值[10]。由于不同模式導(dǎo)航信號(hào)的頻率差異較大，為了滿足北斗、GPS、GlONASS 等導(dǎo)航信號(hào)的射頻放大，該射頻放大器的帶寬設(shè)置為1.1 GHz 到1.7 GHz，增益設(shè)計(jì)為38 dB。

本文設(shè)計(jì)的射頻放大器結(jié)構(gòu)如圖2 所示，放大器包括三級(jí)放大器電路和一級(jí)輸出驅(qū)動(dòng)電路，在第一級(jí)的輸入還加入了寬帶匹配電路，寬帶匹配電路全部在片上實(shí)現(xiàn)。

圖2 射頻放大器頂層電路原理圖

1.3 低功耗高速模數(shù)轉(zhuǎn)換器ADC 的設(shè)計(jì)

射頻采樣ADC 主要完成射頻信號(hào)的采樣量化，將模擬信號(hào)轉(zhuǎn)換成對(duì)應(yīng)的數(shù)字信號(hào)提供給后端的數(shù)字基帶處理電路進(jìn)行處理。該模塊的主要難點(diǎn)是射頻采樣，由于要量化的信號(hào)頻率高達(dá)1.5 GHz 以上，如果采用低通奈奎斯特ADC 需要轉(zhuǎn)換時(shí)鐘超過(guò)3 GHz，這在具體的電路實(shí)現(xiàn)上是十分困難的，而且電路實(shí)現(xiàn)所需的功耗、面積也是十分不經(jīng)濟(jì)的。然而導(dǎo)航信號(hào)的帶寬一般在幾十兆赫茲以內(nèi)，根據(jù)帶通奈奎斯特采樣定律，采用欠采樣的ADC 來(lái)完成采樣量化轉(zhuǎn)換實(shí)現(xiàn)具體的電路功能。該ADC 的模擬全功率輸入帶寬要包括各模式下的導(dǎo)航信號(hào)頻率，同時(shí)要具有足夠的動(dòng)態(tài)范圍以滿足系統(tǒng)抗飽和的要求，該射頻采樣ADC 要實(shí)現(xiàn)的具體技術(shù)指標(biāo)為7 bit/250 MS/s，模擬輸入帶寬為2.5 GHz，功耗低于10 mW。

本文設(shè)計(jì)的高速ADC 結(jié)構(gòu)框圖如圖3 所示，該ADC 是典型的逐次逼近SAR ADC 架構(gòu)，從結(jié)構(gòu)框圖可知，該ADC 可劃分成如下電路子模塊：寬帶采樣保持電路、非二進(jìn)制權(quán)重電容DAC 電路、動(dòng)態(tài)比較器和鎖存輸出電路、逐次逼近控制邏輯電路和開(kāi)關(guān)電容陣列控制邏輯產(chǎn)生電路、輸出控制和驅(qū)動(dòng)電路、時(shí)鐘放大和處理模塊以及基準(zhǔn)產(chǎn)生和偏置電路等[11-12]。

圖3 射頻采樣SAR ADC 結(jié)構(gòu)框圖

1.4 高性能時(shí)鐘鎖相環(huán)的設(shè)計(jì)

在高性能接收機(jī)模擬前端芯片中，鎖相環(huán)主要產(chǎn)生用于ADC 的系統(tǒng)時(shí)鐘。由于ADC 直接對(duì)射頻信號(hào)完成采樣量化，時(shí)鐘信號(hào)的質(zhì)量將限制轉(zhuǎn)換后數(shù)字信號(hào)的信噪比，因此本SoC 芯片中的鎖相環(huán)需要設(shè)計(jì)成一個(gè)低噪聲、性能穩(wěn)定的鎖相環(huán)。

本文設(shè)計(jì)的倍頻鎖相環(huán)結(jié)構(gòu)框圖如圖4 所示，該鎖相環(huán)由鑒相器(Phase Detector)、電荷泵(Cpump)、環(huán)路濾波器、四級(jí)壓控差分振蕩器、相位內(nèi)插器、電壓調(diào)節(jié)器、時(shí)鐘選擇器、分頻器和測(cè)試電路組成。采用1.2 V/2.5 V 雙電源供電，其中1 V 主要給鑒相器、分頻器等數(shù)字電路供電；2.5 V 電源提供給電壓基準(zhǔn)源產(chǎn)生出電荷泵、環(huán)路濾波器、壓控振蕩器、相位內(nèi)插器等模塊所需的工作電壓。

圖4 鎖相環(huán)電路結(jié)構(gòu)框圖

2 版圖設(shè)計(jì)

本文設(shè)計(jì)的接收機(jī)模擬前端芯片采用55 nm CMOS工藝設(shè)計(jì)實(shí)現(xiàn)，模擬前端內(nèi)部集成了射頻放大器、時(shí)鐘鎖相環(huán)、ADC 和SPI 接口(便于測(cè)試)模塊，ADC 的輸出采用LVDS IO 輸出，整個(gè)芯片的大小為1 200 μm×1 320 μm。模擬部分采用全定制的版圖設(shè)計(jì)方法，在設(shè)計(jì)中重點(diǎn)考慮射頻放大器和ADC 之間的信號(hào)隔離及匹配，同時(shí)為了降低鎖相環(huán)時(shí)鐘信號(hào)對(duì)射頻放大器的干擾，將射頻放大器放在最下邊，鎖相環(huán)放在最上面。該芯片的顯微照片如圖5 所示。

圖5 模擬前端芯片的顯微照片

3 測(cè)試結(jié)果

根據(jù)上述方案實(shí)現(xiàn)的接收機(jī)模擬前端芯片采用數(shù)?；旌霞呻娐返脑O(shè)計(jì)技術(shù)，結(jié)合超深亞微米VLSI 設(shè)計(jì)技術(shù)不僅在功能上全面達(dá)到了設(shè)計(jì)要求，同時(shí)在芯片功耗、面積、可測(cè)性及使用靈活性方面獲得了良好的效果[13-14]?；谠摻邮諜C(jī)模擬前端芯片的系統(tǒng)測(cè)試平臺(tái)綜合考慮結(jié)構(gòu)、環(huán)境適應(yīng)性、可靠性、電磁兼容性、長(zhǎng)期穩(wěn)定性等因素。接收機(jī)模擬前端系統(tǒng)測(cè)試終端如圖6 所示，射頻放大器的S 參數(shù)測(cè)試結(jié)果如圖7 所示。低功耗ADC 的測(cè)試結(jié)果如圖8 所示。該接收機(jī)模擬前端主要測(cè)試結(jié)果匯總?cè)绫? 所示。

表1 模擬前端芯片的測(cè)試結(jié)果匯總表

圖6 接收機(jī)模擬前端芯片測(cè)試終端

圖7 S 參數(shù)的測(cè)試結(jié)果

圖8 ADC 的動(dòng)態(tài)測(cè)試結(jié)果

4 結(jié)論

基于軟件無(wú)線電架構(gòu)的接收機(jī)模擬前端電路通過(guò)電路設(shè)計(jì)并實(shí)現(xiàn)，并已成功應(yīng)用在多模導(dǎo)航SoC 芯片中；通過(guò)對(duì)接收到的衛(wèi)星導(dǎo)航信號(hào)直接射頻采樣量化轉(zhuǎn)換成對(duì)應(yīng)的數(shù)字信號(hào)，在數(shù)字域完成頻率變換，通過(guò)單個(gè)模擬接收通道處理多個(gè)不同頻率不同制式的導(dǎo)航信號(hào)，極大地降低了模擬電路的規(guī)模及功耗。