基于Cadence 3D-IC 平臺(tái)的2.5D 封裝Interposer 設(shè)計(jì)

張 成，李 晴，趙 佳

(格芯半導(dǎo)體(上海)有限公司 中國研發(fā)中心(上海)，上海 201204)

0 引言

隨著人工智能、5G、大數(shù)據(jù)、云計(jì)算等行業(yè)的興起，典型的帶有HBM 接口的2.5D 先進(jìn)封裝應(yīng)用也越來越普遍，隨之而來的是對(duì)這類先進(jìn)封裝的設(shè)計(jì)需求也日益旺盛。由于2.5D 先進(jìn)封裝設(shè)計(jì)中的Interposer 采用硅工藝，設(shè)計(jì)相對(duì)復(fù)雜，而且HBM 接口速率的不斷提升，對(duì)Interposer 的設(shè)計(jì)也提出了更高的挑戰(zhàn)。本文結(jié)合設(shè)計(jì)實(shí)例，介紹了基于Cadence 3D-IC 平臺(tái)的Interposer 設(shè)計(jì)過程，從前期分析、物理實(shí)現(xiàn)到HBM2e 接口仿真驗(yàn)證。

1 典型2.5D 先進(jìn)封裝

如圖1 所示，典型的2.5D 先進(jìn)封裝主要包括邏輯芯片、HBM 顆粒、Interposer 和封裝基板。

圖1 典型2.5D 先進(jìn)封裝

邏輯芯片一般是采用先進(jìn)工藝的CPU、GPU 或其他ASIC。HBM 為邏輯芯片提供高帶寬存儲(chǔ)，本身是采用3D 堆疊技術(shù)的多個(gè)DRAM 顆粒。HBM 和邏輯芯片之間的互連通過Interposer 和uBump(Micro-Bump，微凸塊)來實(shí)現(xiàn)。這是2.5D 封裝與普通2D 封裝或多芯片模組(Multi-Chip Module，MCM)的主要區(qū)別。

Interposer 采用硅工藝，具有更小的線寬線距能力，能做到1 μm 以下；uBump 相比普通Bump 尺寸更小，最小間距可以做到150 μm 以下。兩者相結(jié)合，共同實(shí)現(xiàn)邏輯芯片與HBM 之間的高密互連。邏輯芯片的其他信號(hào)，如電源地、高速信號(hào)等，則通過Interposer 上的硅通孔(Silicon Through Via，TSV)連接到下面的封裝基板上，再通過基板上的BGA 焊球與PCB 相連。

2 Interposer 設(shè)計(jì)流程

從2.5D 封裝結(jié)構(gòu)可以看出，整個(gè)封裝設(shè)計(jì)包括基板和Interposer 兩個(gè)部分：封裝基板的設(shè)計(jì)和普通2D 封裝基板類似，相當(dāng)于把Interposer 當(dāng)成一個(gè)大芯片；而Interposer 的設(shè)計(jì)，由于采用硅工藝，設(shè)計(jì)相對(duì)復(fù)雜，各個(gè)公司設(shè)計(jì)方法不盡相同，不利于2.5D 封裝生態(tài)系統(tǒng)發(fā)展。

Cadence 公司推出的3D-IC 平臺(tái)是大容量、統(tǒng)一的設(shè)計(jì)和分析平臺(tái)，可用于各類異構(gòu)型多芯片系統(tǒng)設(shè)計(jì)。如圖2 所示，3D-IC 平臺(tái)涵蓋從單個(gè)的3D 堆疊存儲(chǔ)顆粒設(shè)計(jì)到完整封裝的設(shè)計(jì)，從物理實(shí)現(xiàn)到系統(tǒng)驗(yàn)證以及PPA 分析等，涉及內(nèi)容十分廣泛。

圖2 Cadence 3D-IC 平臺(tái)

本文介紹的基于3D-IC 平臺(tái)的Interposer 設(shè)計(jì)流程采用OrbitIO、Innovus、Sigrity 等業(yè)界通用EDA 工具，方便同行間交流學(xué)習(xí)。如圖3 所示，該流程包括三個(gè)部分：首先需要確定Interposer 采用的硅工藝和HBM 布線規(guī)則，第二部分進(jìn)入物理實(shí)現(xiàn)階段，第三部分進(jìn)行仿真驗(yàn)證。

圖3 Interposer 設(shè)計(jì)流程

3 Interposer 設(shè)計(jì)實(shí)例

如圖4 所示，該Interposer 設(shè)計(jì)實(shí)例僅帶有一個(gè)HBM2e顆粒，速率3.2 Gb/s。ASIC 只保留了HBM 接口和部分ASIC 核電源。HBM 接口布線通道總寬度6 mm，長度5 mm左右，總共大約1 700 個(gè)信號(hào)線。

圖4 Interposer 設(shè)計(jì)實(shí)例

3.1 確定設(shè)計(jì)規(guī)則

3.1.1 Interposer 硅工藝

如圖5 所示，該Interposer 設(shè)計(jì)實(shí)例采用格芯65 nm三層金屬硅工藝(格芯也有65 nm 四層金屬硅工藝可供選擇)。

圖5 格芯65 nm 三層金屬硅工藝

工藝能力如表1 所示，TSV 孔徑和孔深分別為10 μm和100 μm，間距40 μm；金屬層的最小線寬線距可以做到0.8 μm。

表1 格芯65 nm 工藝能力

3.1.2 HBM 接口布線規(guī)則

HBM 接口速率為HBM2e 3.2 Gb/s，相比上一代HBM2的2 Gb/s 提升了不少，信號(hào)間的串?dāng)_，特別是數(shù)據(jù)信號(hào)間的串?dāng)_將更為顯著。如圖6 所示，按照Pin 定義分布情況，HBM 接口的數(shù)據(jù)布線可以分為32 個(gè)組，每組布線寬度165 μm。

圖6 HBM 接口數(shù)據(jù)線分布

按照工藝文件定義的3 個(gè)布線層，HBM 接口采用信號(hào)-地-信號(hào)的方式來布線。如圖7 所示，Metal1 和Metal3分別走信號(hào)線，走線位置上下重疊。Metal2 為地隔離走線，線寬略寬于數(shù)據(jù)線，位置也與上下層的數(shù)據(jù)線重疊，可以隔離Metal1 和Metal3信號(hào)之間的串?dāng)_。165 μm 寬的布線通道內(nèi)有Metal1 和Metal3 兩層信號(hào)走線，每一層24 個(gè)連線，包括數(shù)據(jù)信號(hào)的DQ、DQS、DM、DBI 等。

圖7 HBM 接口的三層布線結(jié)構(gòu)

如表2 所示，布線層介質(zhì)的材料和厚度是由硅工藝限定的，不能更改，另外布線長度5 mm 受ASIC 和HBM之間的最小間距限制，無法縮短。設(shè)計(jì)可調(diào)整的只有線寬和線距。

表2 設(shè)計(jì)參數(shù)掃描

通過信號(hào)完整性仿真掃描不同的線寬線距，來確定最佳值。如圖8 所示，單個(gè)Group 布線的S 參數(shù)采用Sigrity 的XcitePI 工具提取，包括兩層數(shù)據(jù)布線的48 個(gè)信號(hào)和電源地網(wǎng)絡(luò)。

提取好的S 參數(shù)連上HBM 接口的IBIS 模型，在TopXplorer 工具中進(jìn)行仿真，得到整個(gè)Group 所有數(shù)據(jù)信號(hào)的眼圖，如圖9 所示。參數(shù)掃描結(jié)果需要兼顧設(shè)計(jì)可實(shí)現(xiàn)性和信號(hào)眼圖質(zhì)量來判斷。

圖9 HBM 單個(gè)Group 信號(hào)完整性仿真

3.2 物理實(shí)現(xiàn)

3.2.1 建立Interposer 層疊

在OrbitIO 中開始一個(gè)新設(shè)計(jì)，然后如圖10 所示，在Flow Manager 中點(diǎn)擊“Layer stackup”，新建一個(gè)Interposer層，再給這個(gè)層導(dǎo)入Foundry 廠家提供的Tech 文件和Bump 文件。Tech 文件要放在第一個(gè)，其他的Bump 文件放在后面。

圖10 建立Interposer 層疊步驟

3.2.2 導(dǎo)入ASIC 和HBM 顆粒的uBump

在OrbitIO 的Flow Manager 中繼續(xù)點(diǎn)擊“Create Device”建立ASIC 和HBM。如圖11 所示，通過導(dǎo)入一個(gè)CSV 文件來實(shí)現(xiàn)。這個(gè)CSV 文件包含ASIC 和HBM 的所有uBump 的信息，有坐標(biāo)、網(wǎng)絡(luò)名和位號(hào)。

圖11 建立ASIC 和HBM Device

導(dǎo)入完成后的效果如前文圖4 所示。

3.2.3 添加C4 Bump 和TSV

如圖12 所示，在OrbitIO 界面中選中要添加C4 的uBump，然后右鍵選擇“Bumps for all Layer Shapes”，再選擇Foundry 廠提供的C4 模板文件，設(shè)置好C4 Bump 間的最小間距，完成添加?？梢园凑辗謪^(qū)域、分網(wǎng)絡(luò)等方式，分批完成所有要添加C4 的信號(hào)(要連接到封裝基板的信號(hào))。

圖12 添加C4 Bump

接著再選中要添加TSV 的C4 Bump，如圖13 所示。再右鍵選擇“Fanout Vias”，然后選擇要添加的TSV 類型和層。

圖13 添加TSV

完成C4 和TSV 添加后的結(jié)果如圖14 所示。深黑色是uBump，大的淡灰色八角為C4 Bump，C4 中間的4 個(gè)小深灰點(diǎn)為TSV，這里采用的是一個(gè)C4 搭4 個(gè)TSV。

圖14 完成C4 Bump 和TSV 添加

3.2.4 導(dǎo)出DEF 和網(wǎng)表

完成以上步驟后導(dǎo)出DEF 和網(wǎng)表文件，如圖15 所示，在OrbitIO 界面選中Interposer，再右鍵選中Export，然后分別導(dǎo)出DEF 和Verilog 網(wǎng)表。

圖15 導(dǎo)出DEF 和網(wǎng)表文件

將導(dǎo)出的DEF 和網(wǎng)表文件，再加上Foundry 廠的工藝Tech 文件、Bump 文件等一起導(dǎo)入到Innovus 中，進(jìn)入布線階段，如圖16 所示。

圖16 DEF 和網(wǎng)表導(dǎo)入Innovus

3.2.5 電源地設(shè)計(jì)

在Innovus 中首先進(jìn)行電源地部分的布線，采用add-Stripe 命令可以方便地添加電源帶，只要輸入布線方向、區(qū)域、布線層等信息。如圖17 所示，把電源地按照Mesh方式組成供電網(wǎng)絡(luò)，就是Metal1、Metal3 為豎線層，Metal2為橫線層，相同網(wǎng)絡(luò)交叉的地方用過孔陣連接。

圖17 電源地Mesh 供電網(wǎng)絡(luò)

3.2.6 HBM 接口布線

最后一步HBM 接口布線采用工具命令語言(Tool Command Language，TCL)腳本來實(shí)現(xiàn)自動(dòng)布線。因?yàn)镠BM 接口的uBump 定義非常規(guī)則，如圖18 所示，無論是HBM 顆粒還是ASIC 側(cè)，它們的Pin 定義都是一一對(duì)應(yīng)的。而且每個(gè)Group 也都是一致的。所以只要完成一個(gè)Group 的腳本就可以循環(huán)調(diào)用完成所有接口的布線。

圖18 HBM 接口Pin 定義

按照3.1.2 節(jié)所確定的布線規(guī)則，通過Innovus 的TCL命令，開發(fā)腳本。關(guān)鍵是在有限的布線空間內(nèi)如何安排每個(gè)Pin 的出線順序，避免走線交叉。圖19 所示為其中一組在Metal1 層的HBM 接口布線，Metal3 層的布線也類似。

圖19 Group0 Metal1 層布線

同樣采用TCL 命令在數(shù)據(jù)線對(duì)應(yīng)位置的Metal2 層完成shielding 布線。圖20 所示的略寬的連線為Metal2層的隔離地布線。

圖20 Group0 Metal2 隔離地布線

采用TCL 開發(fā)的自動(dòng)布線腳本完成HBM 接口所有Group 的近1 700 個(gè)連線，運(yùn)行時(shí)間不到1 min，非常高效。

3.3 仿真驗(yàn)證

完成物理設(shè)計(jì)后導(dǎo)出GDS，針對(duì)設(shè)計(jì)結(jié)果進(jìn)行信號(hào)完整性和電源完整性仿真驗(yàn)證。同3.1.2 節(jié)確定HBM接口布線規(guī)則的仿真過程一樣，HBM 接口信號(hào)完整性仿真驗(yàn)證通過提取各個(gè)通道的S 參數(shù)模型后，在Sigrity 工具中進(jìn)行信號(hào)眼圖的仿真。

電源完整性仿真采用Sigrity 的PowerDC 工具，如圖21所示，先將GDS 轉(zhuǎn)換成Sigrity 文件格式，需要加上層疊文件和Tech 文件。

圖21 GDS 文件轉(zhuǎn)換

然后再進(jìn)行直流壓降的仿真。如圖22 所示，HBM 接口電源的直流壓降都很小，這也證明Mesh 方式的電源布線設(shè)計(jì)是非?？煽康?。

圖22 HBM 接口電源直流壓降仿真

4 結(jié)論

本文介紹了基于3D-IC 平臺(tái)的Interposer 設(shè)計(jì)流程，并結(jié)合詳細(xì)的設(shè)計(jì)實(shí)例，驗(yàn)證了該設(shè)計(jì)流程的可行性；通過開發(fā)自動(dòng)布線腳本，實(shí)現(xiàn)了HBM 接口的高效設(shè)計(jì),節(jié)省設(shè)計(jì)時(shí)間；同時(shí)驗(yàn)證了格芯65 nm 三層金屬工藝可以支持HBM2e 3.2 Gb/s，兼具了性能和成本優(yōu)勢(shì)。