一種加速大規(guī)模模擬和射頻IC 后仿真的驗證流程

陳思雨 ，黃亞平 ，胡 劼，曾 義

(1.深圳市中興微電子技術(shù)有限公司，廣東 深圳 518055；2.上?？请娮涌萍加邢薰荆虾?200120)

0 引言

一般模擬射頻電路仿真流程主要包括網(wǎng)表生成(netlisting)，仿真(simulation)和結(jié)果計算(results evaluation)。純粹仿真速度的提升毫無疑問能加快模擬設(shè)計迭代，但是另一方面，隨著模擬射頻電路復(fù)雜性的增加以及制造工藝的不斷進步，模擬工程師需要考慮和驗證的工藝角(PVT corner)急劇增加，需要處理的電路規(guī)模越來越龐大。著眼于模擬射頻電路仿真驗證全流程的設(shè)計方法學(xué)需要進一步優(yōu)化。

Cadence Quantus 晶體管級寄生參數(shù)抽取工具提供的SmartView 輸出格式正是針對這種需求推出的。該輸出格式是ADE Assmbler 以及Spectre X 仿真器無縫支持的，在生成SmartView 這種格式的網(wǎng)表時所需要的時間急劇減小，相比于傳統(tǒng)的av-extracted view，其OA view的體積縮小非常多，且在整個寄生參數(shù)抽取到仿真開始這一過程中，寄生參數(shù)網(wǎng)表僅需完整產(chǎn)生一次，而傳統(tǒng)流程是完整的兩次，另外，SmartView 還保留了傳統(tǒng)avextracted view 提供的后仿真debug 流程。

本文應(yīng)用兩個規(guī)模不同的后仿真設(shè)計，對比Quantus生成SmartView 以及av-extracted view 的時間，ADE Assembler 在netlisting 這兩種view 時需要的時間以及仿真器(Spectre X)在這兩種情況下的性能與精度情況。

1 電路介紹

芯片設(shè)計進入小尺寸工藝后，所對應(yīng)的后仿真網(wǎng)表規(guī)模也急劇增加，這對于工具本身的優(yōu)化、仿真器算法的提升、電路設(shè)計方法的快速迭代以及計算資源等方面提出了更高挑戰(zhàn)。

本文所用的兩個后仿真電路均采用FinFET 工藝。其一是afc dac filter(自動頻率校準(zhǔn)數(shù)模轉(zhuǎn)換濾波器)電路，主要功能是將數(shù)字信號轉(zhuǎn)化成1 bit 電壓信號，通過輸出單端電壓控制片外的VC-TCXO(壓控晶體振蕩器)的壓控端子，從而達到調(diào)整VC-TCXO 的輸出參考頻率的目的。其二是adc(模擬數(shù)字轉(zhuǎn)換器)電路，實現(xiàn)的是將模擬信號輸入的信號經(jīng)過濾波器積分，再經(jīng)過量化器量化為數(shù)字信號的這一過程。兩個電路性能的主要評價指標(biāo)均是有效位數(shù)(Effectice Number of Bits，ENOB)。

這兩個電路通過目前主流的av-extracted view 網(wǎng)表進行后仿真時，存在生成網(wǎng)表文件很大、生成網(wǎng)表時所需時間較長、圖形界面長時間不能操作、后仿真時間長、后仿真debug 困難等問題，影響迭代效率。

2 Quantus SmartView 以 及 ADE Assembler 和Spectre X 介紹

在SmartView 問世之前，一般模擬射頻仿真使用的后仿真設(shè)計是dspf/spice 之類的文本格式網(wǎng)表或者av-extracted view 之類的圖形化設(shè)計視圖(cellview)。文本格式網(wǎng)表的缺點是后仿真debug 幾乎不可能或者需要大量人工操作，且不符合模擬射頻工程師習(xí)慣的電路拓撲結(jié)構(gòu)設(shè)計流程。av-extracted view 之類的圖形化視圖(cellview)在電路規(guī)模不太大的情況下是一種非常優(yōu)秀的后仿真設(shè)計視圖。

SmartView 是Quantus 提供的第二代av-extracted view輸出格式，具有使用文本格式網(wǎng)表進行后仿真以及使用圖形化設(shè)計視圖(cellview)進行后仿真debug 的全部優(yōu)點。

ADE Assembler/Explorer 是Cadence Virtuoso ADE XL/L的升級加強版，相比于ADE XL/L，ADE Assembler/Explorer最大的優(yōu)勢在于兩者均支持多工藝角和蒙特卡洛仿真。且其核心的仿真任務(wù)管理機制在最近幾年進行了基礎(chǔ)性的重大革新，能夠同時進行1000+仿真任務(wù)的管理。

Spectre X 仿真器是Cadence 于2019 年推出的新一代FULL-SPICE 仿真器，提供高達10 倍的速度提升以及高達5 倍的容量提升，使用方式非常簡單，支持多線程多進程技術(shù)，最新版本支持高達512 線程的仿真任務(wù)。

3 后仿真性能對比

本文使用的設(shè)計電路均采用FinFET 工藝，分別對比了SmartView 和av-extracted view 兩種輸出格式的提參結(jié)果、生成網(wǎng)表時間、后仿真的性能差異。

3.1 Quantus SmartView 和av-extracted view 提參結(jié)果

利用Quantus 工具分別抽取av-extracted view 和Smart-View 兩種格式的提參文件，分別對比提參所需時間以及生成的OA view 的文件大小，結(jié)果對比展示在表1 中。

表1 兩種View 的提參結(jié)果

從表1 可看出，從抽取時間上來說，SmartView 和avextracted view 兩者是比較接近的。在抽取生成文件大小方面，對于電路規(guī)模較大的adc 電路來說，傳統(tǒng)的avextracted 生成的OA view 文件達到3.05 GB，而SmartView僅360.3 MB，OA view 減小了88.19%；對于電路規(guī)模正常的filter 電路來說，生成的OA view 同樣減小達到80.45%。可以看出，SmartView 在規(guī)模大小不同的兩類電路中，對于降低文件大小的表現(xiàn)趨于一致且十分理想，均能達到80%左右的減小。

SmartView 提參出來的OA view 能明顯減小文件大小的原因可以從數(shù)據(jù)結(jié)構(gòu)上來分析，如圖1 所示。以adc這個電路為例，av-extracted 抽取的電路特征和寄生信息集成在layout.oa 文件中間，這個文件大小達到3.05 GB，如圖1(a)所示，所以使用av-extracted view 進行分析，如后仿真、生成網(wǎng)表、查看寄生等操作均需要等待較長時間，操作十分不便捷。而SmartView 將電路特征和寄生信息分別存放在layout.oa 和detailed_rc.oa 兩個文件中，單個文件僅360.3 MB 和556 MB，如圖1(b)所示。

圖1 兩種view 數(shù)據(jù)結(jié)構(gòu)對比

av-extracted view 支持的寄生參數(shù)反標(biāo)回電路原理圖的功能是一種有效的后仿真debug 手段，但存在的問題是當(dāng)av-extracted view 文件很大時，這種反標(biāo)操作需要非常多的時間。

SmartView 保留了該功能且得益于全新的數(shù)據(jù)結(jié)構(gòu)，極大地降低了cellview 的文件大小，可以直接在版圖上快速預(yù)估寄生電阻、寄生電容以及寄生電感，效果如圖2所示。

圖2 smart-parastics 效果展示

需要注意的是smart-parasitics 提供的預(yù)估值最佳應(yīng)用場景應(yīng)當(dāng)是快速分析版圖實現(xiàn)帶來的寄生效應(yīng)，精確評估寄生參數(shù)對電路性能的影響還需借助普通PVT 仿真或者其他后仿真流程實現(xiàn)。

3.2 ADE Assembler 網(wǎng)表生成時間對比

基于adc 和filter 兩個電路，分別抽取av-extracted view 和SmartView 兩種格式的寄生參數(shù)，使用ADE Assembler 生成后仿真網(wǎng)表，記錄下所需時間，如表2 所示。從表2 可以看出，adc 電路利用av-extracted view 生成網(wǎng)表需要5 754.0 s(約96 min)，而使用SmartView 則僅需要2 132.0 s(約36 min)，有效縮短生成網(wǎng)表時間62.95%，近1 個小時。同樣地可以看到，在filter 電路中，使用SmartView 生成網(wǎng)表比av-extracted view 節(jié)約86.67%的時間，由原來的900.0 s 縮短到120.0 s。

表2 ADE Assembler 網(wǎng)表生成時間對比

在后仿真過程中，需要先利用提參文件生成網(wǎng)表，再提交給仿真器進行仿真。但在生成網(wǎng)表過程時，為單線程運行模式，所以圖形界面會一直保持生成網(wǎng)表的狀態(tài)，不能進行其他操作，而在使用SmartView 時，得益于cellview 文件大小的大幅度降低，即使是在前臺產(chǎn)生網(wǎng)表，圖形界面不允許操作的時間大幅度降低。

另外，如果使用ADE Assembler 進行仿真，默認設(shè)置下，甚至感覺不到圖形界面不允許操作的時間。

ADE Assembler 提出了一套全新的仿真任務(wù)管理機制LSCS(Large Scale Cloud Simulation)，據(jù)Cadence 描述，這是一套Cloud ready 的分布式仿真任務(wù)調(diào)度技術(shù)。區(qū)別于以往技術(shù)的最大特點在于將網(wǎng)表任務(wù)和仿真任務(wù)分隔，網(wǎng)表任務(wù)所需的時間一般遠小于仿真任務(wù)但會消耗內(nèi)存資源。在之前的模式下，網(wǎng)表任務(wù)和仿真任務(wù)是統(tǒng)一管理的，而在LSCS 模式，網(wǎng)表任務(wù)在工作完成之后是可以直接退出的。且網(wǎng)表任務(wù)也支持分布式技術(shù)，在計算資源管理明確的環(huán)境下可以將網(wǎng)表任務(wù)計算隊列和仿真任務(wù)隊列分開，最優(yōu)化仿真計算環(huán)境。

另外，一般的仿真驗證電路包含兩部分，一是測試電路(testbench)，二是設(shè)計電路(Design Under Test，DUT)。通常進行多PVT 仿真時，控制DUT 變化的因素一般都存在于testbench 當(dāng)中。即DUT 網(wǎng)表在多PVT 仿真時是不變化的，變化的僅僅是testbench 網(wǎng)表。

在ADE 傳統(tǒng)默認模式下，每一個PVT corner 事實上都需要單獨生成網(wǎng)表。

而在LSCS 模式下，多PVT 仿真時，DUT 的網(wǎng)表是默認復(fù)用的，所有PVT 工藝角僅需一個DUT 網(wǎng)表，其他工藝角仿真僅需更新測試電路(testbench)的網(wǎng)表，這能夠極大減小網(wǎng)表生成時間和消耗的資源，尤其是PVT 工藝角非常多的情況下。

ADE Assembler 提供的LSCS 模式帶來的多PVT 工藝角仿真優(yōu)勢很難直接數(shù)據(jù)描述，因為其相對于傳統(tǒng)模式來說，是工作模式的改變。

3.3 Spectre X 仿真結(jié)果對比

為了討論SmartView 抽取的寄生文件的可靠性如何，在3.2 節(jié)生成后仿真網(wǎng)表的基礎(chǔ)上，使用Spectre X進行仿真，得到兩種提參文件的性能對比，如表3 所示。主要依據(jù)電路后仿真完成后計算得到的ENOB 這一指標(biāo)，以av-extracted view 的結(jié)果作為參考，判斷SmartView 得到的結(jié)果與之的差異。

表3 Spectre X 仿真結(jié)果對比

首先以adc 電路來說，av-extracted view 得到的ENOB結(jié)果為10.96 bit，SmartView 得到的結(jié)果為10.89 bit，兩者僅相差0.64%，在頻譜圖上體現(xiàn)如圖2 所示，兩者在信號頻率(97.92 MHz)上幾乎完全一致，僅相差0.01 dB。在其余頻段上亦幾乎沒有差異。對于filter 電路的結(jié)果，從圖3 中可以看出，兩種提參方式得到的波形幾乎完全重合，在具體數(shù)值上僅相差0.000 05 V。SmartView 得到的ENOB 比av-extracted view 的略高1.27%。

圖2 adc 電路兩種網(wǎng)表的波形及頻譜對比

圖3 filter 電路兩種網(wǎng)表的波形及頻譜對比

從兩個電路得到的結(jié)果綜合來看，可以認為SmartView與av-extracted view 的結(jié)果是十分接近且可信的。

從表3 中兩者對比的具體仿真數(shù)據(jù)，仍可以看到SmartView 的其他優(yōu)勢。對于adc 電路來說，均使用精度為mx、16核CPU進行計算。av-extracted view 總的運行時長為7h35m，使用內(nèi)存為17.9 GB，得到的有效位為10.96 bit。SmartView 總的運行時間為7h33m57s，與avextracted view 相比分別+4.58%、+0.54%、-0.23%，這三者均相差不大。但在使用內(nèi)存上，SmartView 僅使用13.5 GB，相比減少24.58%，當(dāng)計算資源一定時，內(nèi)存使用的減少更能加快仿真效率。

4 結(jié)論

本文討論了SmartView 和av-extracted view 在抽取結(jié)果、生成網(wǎng)表及后仿真結(jié)果及性能上的差異，可以看到SmartView 的抽取格式在后仿真結(jié)果可靠的前提下，具有有效減小OA view 的文件體積，縮短生成網(wǎng)表的時間，節(jié)省內(nèi)存等優(yōu)勢，實現(xiàn)了從模擬射頻設(shè)計后仿真全流程上的改進與優(yōu)化，這些對于先進工藝的電路設(shè)計后仿真來說都是十分有益的。

另外，本文中提到的部分功能事實上動態(tài)的，比如smart-parasitics，不能完整進行描述。ADE Assembler 支持的config sweep 功能可以實現(xiàn)同時掃描design cellview，比如前后仿真可以同時進行，可以很方便地觀察前后仿結(jié)果差異。