Dither技術(shù)在16位奈奎斯特模數(shù)轉(zhuǎn)換器中的應(yīng)用

胡 毅， 李振國(guó)， 侯佳力， 馮景彬， 肖澳慶， 國(guó)千崧， 胡偉波

(1. 北京智芯微電子科技有限公司 北京 100192； 2. 南開(kāi)大學(xué), 天津 300071)

0 引 言

Dither技術(shù)最早被應(yīng)用于機(jī)械結(jié)構(gòu)中，其在電子信息領(lǐng)域的應(yīng)用始于數(shù)字圖像顯示技術(shù)。1951年，Goodall首次將dither技術(shù)應(yīng)用于視頻碼脈沖調(diào)制中，顯著降低了輪廓效應(yīng)。隨后，Robert在Goodell的基礎(chǔ)上開(kāi)展了進(jìn)一步研究，最早提出了可以應(yīng)用在模數(shù)轉(zhuǎn)換器(Analog to Digital Converter，ADC)的加減型dither技術(shù)[1]。它將一個(gè)模擬dither噪聲引入ADC的輸入端，量化完成后在輸出端減去相同大小的模擬噪聲。如此，這個(gè)模擬噪聲影響了整個(gè)ADC的工作過(guò)程，但是，沒(méi)有影響ADC的量化結(jié)果。在dither噪聲幅度接近量化步長(zhǎng)且服從白噪聲分布時(shí)，輸入端加入的dither噪聲與輸入信號(hào)在統(tǒng)計(jì)上相互獨(dú)立，可以最大限度地降低量化過(guò)程中的能量損失[2]。從20世紀(jì)90年代開(kāi)始，應(yīng)用于ADC的dither技術(shù)被廣泛研究，多個(gè)芯片設(shè)計(jì)驗(yàn)證了 dither技術(shù)可顯著改善ADC的量化噪聲、差分非線性(Differential Nonlinearity, DNL)、積分非線性(Integral Nonlinearity，INL)等性能[3]。

進(jìn)入21世紀(jì)，芯片的集成度和速率越來(lái)越高，隨之而來(lái)的是高性能ADC對(duì)于無(wú)雜散動(dòng)態(tài)范圍(Spurious Free Dynamic Range，SFDR)更高的要求。Dither技術(shù)可以消除ADC量化誤差中的諧波等各種非理想因素造成的非線性誤差，從概率統(tǒng)計(jì)角度減小ADC量化過(guò)程中的總體誤差，因而近年來(lái)被廣泛應(yīng)用[4-10]。

1 傳統(tǒng)小幅度的dither技術(shù)

傳統(tǒng)小幅度dither技術(shù)是直接在ADC輸入信號(hào)中引入dither噪聲。為了不影響ADC正常工作狀態(tài)，在有dither噪聲輸入情況下，輸入信號(hào)幅度往往會(huì)縮小一點(diǎn)，這樣會(huì)導(dǎo)致ADC實(shí)際有效的動(dòng)態(tài)范圍變小[3]。這種傳統(tǒng)小幅度的dither技術(shù)常用于流水線型ADC。流水線型ADC是由多個(gè)低分辨率的子模數(shù)轉(zhuǎn)換器(Sub-ADC)組成，在進(jìn)行量化時(shí)幾個(gè)Sub-ADC同步工作，可以在每個(gè)Sub-ADC加入dither，同時(shí)對(duì)每一位的輸出數(shù)字碼起作用。因此，這種dither技術(shù)對(duì)于流水線型ADC效果較好，能夠顯著改善諧波特性。

然而，SAR ADC為串行工作方式，依次從最高位到最低位產(chǎn)生數(shù)字碼。在對(duì)每一位進(jìn)行量化時(shí)，比較器輸入電壓都是前一位量化完成之后的剩余電壓。與高位數(shù)字碼對(duì)應(yīng)的電壓權(quán)重相比，加入dither信號(hào)幅度相對(duì)很小，dither信號(hào)導(dǎo)致高位數(shù)字碼變化的可能性較低[6]。只有在量化特定的電壓時(shí)，才會(huì)對(duì)輸出結(jié)果有影響?；陬愃品治?，與低位數(shù)字碼對(duì)應(yīng)的電壓權(quán)重相比，加入dither信號(hào)幅度相對(duì)很大，dither信號(hào)導(dǎo)致低位數(shù)字碼變化的可能性較大。經(jīng)MATLAB仿真驗(yàn)證，在10 000次量化10位精度信號(hào)中，傳統(tǒng)小幅度dither使得第1～7位輸出發(fā)生變化的電壓點(diǎn)數(shù)如表1所示。

表1 傳統(tǒng)小幅度dither對(duì)于ADC輸出的影響

從表1可以看出，傳統(tǒng)的小幅度dither技術(shù)對(duì)于SAR ADC的高位輸出影響較小，對(duì)SAR ADC的低位輸出影響較大。但是，高位輸出數(shù)字碼對(duì)應(yīng)電容失配較大，對(duì)諧波分量的貢獻(xiàn)也較大；低位數(shù)字碼對(duì)應(yīng)電容失配較小，對(duì)諧波分量貢獻(xiàn)也較小。因此，可以認(rèn)為傳統(tǒng)小幅度dither技術(shù)對(duì)于SAR ADC的SFDR提升作用非常有限。利用MATLAB程序?qū)σ粋€(gè)10位精度ADC進(jìn)行仿真，電容單元失配的1個(gè)標(biāo)準(zhǔn)差Sigma為0.5%。如圖1所示，與不加dither的情況相比，加入dither對(duì)ADC的SFDR影響很小，只提高了0.37 dB。

2 SAR ADC中的改進(jìn)型dither技術(shù)

本文對(duì)傳統(tǒng)小幅度dither進(jìn)行了改進(jìn)，讓dither作用在大電容上面，使得大電容失配誤差與輸入信號(hào)無(wú)關(guān)，從而原有大電容失配所產(chǎn)生的諧波被打散。文獻(xiàn)[10]雖然也隨機(jī)化了大電容，但是，其目的只是為了打亂參考電壓能耗與輸入信號(hào)的關(guān)系，以起到保密作用。為了適應(yīng)這種改進(jìn)型dither技術(shù)在SAR ADC中應(yīng)用，SAR ADC中電容陣列結(jié)構(gòu)及其控制方法都需要改進(jìn)。

2.1 改進(jìn)型dither技術(shù)ADC的電容陣列

如圖2所示，ADC含有一個(gè)雙端差分輸入,帶一位冗余的11位電容陣列DAC。傳統(tǒng)電容陣列包含二進(jìn)制的電容單元，其具體組成為512 fF、256 fF、128 fF、64 fF、32 fF、16 fF、8 fF、4 fF、2 fF、1 fF、1 fF。在適用于新型dither技術(shù)的電容陣列中，原有DAC中的第1～3位電容(512 fF、256 fF、128 fF)相加后拆分為7個(gè)等大的電容單元(7×126 fF)，原有電容陣列第4～6位電容(64 fF、32 fF、16 fF)相加后也拆分為7個(gè)等大的電容單元(7×16 fF)；此外，為了防止高有效位(Most Significant Bit, MSB)電容失配較大，導(dǎo)致后續(xù)量化無(wú)法將失配抵消，進(jìn)而導(dǎo)致量化結(jié)果錯(cuò)誤，將最大電容單元設(shè)定為126 fF，而非128 fF，7個(gè)2 fF組成一個(gè)冗余電容14 fF。即SAR ADC的單側(cè)電容陣列為：126 fF、126 fF、126 fF、126 fF、126 fF、126 fF、126 fF、16 fF、16 fF、16 fF、16 fF、16 fF、16 fF、16 fF、14 fF、8 fF、4 fF、2 fF、1 fF、1 fF。其具體結(jié)構(gòu)如圖2(b)所示。為了方便描述，將兩組電容重新編號(hào)。單位電容為126 fF的7個(gè)相同電容分別編號(hào)為：126.1、126.2、126.3、126.4、126.5、126.6、126.7。單位電容為16f的7個(gè)相同電容分別編號(hào)為：16.1、16.2、16.3、16.4、16.5、16.6、16.7。

圖2 電容陣列示意圖

2.2 改進(jìn)型dither技術(shù)ADC的工作流程

改進(jìn)型dither技術(shù)的工作流程可以分為三個(gè)部分：采樣信號(hào)、打亂單元陣列、大電容重組和量化信號(hào)。其中，采樣和量化過(guò)程與傳統(tǒng)模數(shù)轉(zhuǎn)換器一致?；赿ither技術(shù)隨機(jī)化單元陣列和利用隨機(jī)化單元陣列重組大電容是該ADC的特有步驟，其發(fā)生在采樣信號(hào)之后和量化信號(hào)之前，可以集成在MSB位產(chǎn)生過(guò)程中，既不會(huì)占用額外的時(shí)鐘周期，又不會(huì)延長(zhǎng)信號(hào)的量化周期和降低采樣頻率。

在隨機(jī)化單元陣列中，二進(jìn)制的偽隨機(jī)數(shù)發(fā)生器會(huì)產(chǎn)生三位二進(jìn)制的隨機(jī)數(shù)，RAND_NUM<2:0>。其對(duì)應(yīng)著7種不同電容排列情況。一般地，1組7個(gè)電容存在128種的隨機(jī)排列情況，但是，為了平衡隨機(jī)化效果和控制電路硬件成本，設(shè)計(jì)選了7種情況。如表2所示，三位隨機(jī)數(shù)和單位電容陣列的排列情況固定，但是，三位隨機(jī)數(shù)發(fā)生次序是隨機(jī)，由偽隨機(jī)數(shù)發(fā)生器產(chǎn)生。

表2 電容控制碼與電容排列的關(guān)系

在每次量化一個(gè)新信號(hào)時(shí)，隨機(jī)數(shù)發(fā)生器產(chǎn)生一個(gè)三位二進(jìn)制數(shù)，確定某一組電容排列方式。在量化之前，7個(gè)單位電容單元依次組成三個(gè)大小不同的三個(gè)電容。也就是說(shuō)，7個(gè)大小為126 fF單位電容中的第1～4個(gè)電容連通，受相同控制信號(hào)控制，組成大小為504 fF的最大電容，對(duì)應(yīng)著MSB的產(chǎn)生。第5～6個(gè)電容連通，受相同控制信號(hào)控制，組成大小為252 fF的第二最大電容，對(duì)應(yīng)中第二位MSB的產(chǎn)生。第7個(gè)單位電容，單獨(dú)成為第三最大電容，對(duì)應(yīng)第三位MSB的產(chǎn)生。同理，7個(gè)大小為16 fF單位電容也會(huì)以類似方式組成3個(gè)大小不同電容，依次產(chǎn)生第4～6位。

由于制造工藝誤差和版圖排布等因素，各個(gè)電容大小都不相同，與理想電容值相比都存在誤差。這些誤差包括系統(tǒng)性誤差和隨機(jī)性誤差。系統(tǒng)性誤差受特定因素影響，按照某種形式分布；隨機(jī)性誤差服從正態(tài)分布。在量化過(guò)程中，無(wú)論系統(tǒng)性還是隨機(jī)性誤差都會(huì)導(dǎo)致量化結(jié)果誤差，從而影響模數(shù)轉(zhuǎn)換器精度。在傳統(tǒng)SAR ADC中，電容排布固定，輸入信號(hào)與誤差也會(huì)存在固定對(duì)應(yīng)關(guān)系，這將導(dǎo)致模數(shù)轉(zhuǎn)換器輸出結(jié)果產(chǎn)生諧波。在帶有改進(jìn)型dither技術(shù)的模數(shù)轉(zhuǎn)換器中，由于電容陣列的排列順序是隨機(jī)的，其電容失配也是隨機(jī)的，量化電壓也存在隨機(jī)性，量化中產(chǎn)生的誤差被隨機(jī)化，頻譜中的諧波被打散，使得ADC的SFDR得到了提升。

2.3 Dither技術(shù)的仿真效果

與圖1類似，利用MATLAB程序?qū)σ粋€(gè)10位精度ADC進(jìn)行仿真，電容單元失配的1個(gè)Sigma為0.5%。仿真結(jié)果如圖3所示，頻譜中較大的諧波基本被打散，盡管頻譜的背景噪聲增大，但ADC的SFDR從64.41 dB提升到了74.48 dB，提高了10.07 dB。該結(jié)果充分說(shuō)明了改進(jìn)型dither技術(shù)的有效性，其將大電容排列隨機(jī)化，從而隨機(jī)化了大電容失配所帶來(lái)的誤差。

圖3 SFDR對(duì)比結(jié)果

為充分說(shuō)明改進(jìn)型dither技術(shù)在降低諧波誤差方面的作用，利用MATLAB進(jìn)行1 000次仿真，對(duì)比上述仿真中SFDR變化量。其中，電容單元C0失配服從正態(tài)分布，標(biāo)準(zhǔn)差為0.5%，仿真結(jié)果如圖4所示，ADC的SFDR總體上得到了提升，平均提升了9.12 dB；同時(shí)，ADC的SINAD平均下降了0.66 dB，相當(dāng)于增加了7.9%的噪聲。這說(shuō)明dither技術(shù)將諧波打散成為噪聲，且只引入少量額外噪聲。

圖4 SFDR變化量的頻數(shù)分布直方圖

為了歸納SFDR下降的各種情況及其內(nèi)在原因，本文統(tǒng)計(jì)了SFDR絕對(duì)值與SFDR變化量的相互關(guān)系，如圖5所示，SFDR的提升與SFDR絕對(duì)值呈負(fù)相關(guān)。當(dāng)ADC的SFDR達(dá)到75 dB左右時(shí)，開(kāi)始出現(xiàn)SFDR變化量為負(fù)值的情況。產(chǎn)生該現(xiàn)象的原因在于：當(dāng)隨機(jī)產(chǎn)生的電容匹配足夠好時(shí)，ADC諧波較小，其SFDR被噪聲所限制，dither技術(shù)對(duì)SFDR性能提升基本沒(méi)有效果，甚至?xí)?dǎo)致SFDR下降。但是，這種情況只有在理論上存在，在實(shí)際電路中，制造工藝、版圖繪制等因素中的隨機(jī)誤差和系統(tǒng)誤差使得電容單元C0存在失配。

圖5 SFDR變化量與SFDR對(duì)應(yīng)的散點(diǎn)圖

2.4 ADC其他模塊設(shè)計(jì)

改進(jìn)型小幅度dither技術(shù)主要包括隨機(jī)序列發(fā)生模塊、控制信號(hào)發(fā)生模塊，電容選通模塊。其中，隨機(jī)序列發(fā)生模塊通過(guò)線性反饋移位寄存器(Linear Feedback Shift Register，LFSR)產(chǎn)生，可以產(chǎn)生216-1位的偽隨機(jī)序列，該偽隨機(jī)數(shù)序列周期較長(zhǎng)，序列重復(fù)一次需要很長(zhǎng)時(shí)間。如果其所產(chǎn)生諧波在信號(hào)頻帶范圍之外，可以近似看作隨機(jī)數(shù)序列。

改進(jìn)型小幅度dither技術(shù)中應(yīng)用的PN序列通過(guò)LFSR產(chǎn)生，與另一種產(chǎn)生方法線性同余法相比，利用LFSR產(chǎn)生PN序列時(shí)，沒(méi)有乘法和求余數(shù)的運(yùn)算，運(yùn)算量較少，運(yùn)算速度得到大幅提高。

產(chǎn)生PN序列的線性反饋移位寄存器的結(jié)構(gòu)如圖6所示，其由移位寄存器與反饋通路構(gòu)成。其中，移位寄存器由16個(gè)D觸發(fā)器構(gòu)成，反饋通路由3個(gè)異或門組成，對(duì)D觸發(fā)器的輸出進(jìn)行異或運(yùn)算，并作為第一組D觸發(fā)器的輸入。線性反饋移位寄存器的特征多項(xiàng)式滿足產(chǎn)生最長(zhǎng)偽隨機(jī)序列的條件，產(chǎn)生的偽隨機(jī)序列周期長(zhǎng)度為216-1。

圖6 產(chǎn)生偽隨機(jī)序列的LFSR

需要指出，如果D觸發(fā)器的初始狀態(tài)全為0，則后續(xù)的輸出結(jié)果也將全為0，在實(shí)際設(shè)計(jì)中為了避免這種情況，應(yīng)當(dāng)設(shè)置D觸發(fā)器的初始狀態(tài)不全為0。

3 改進(jìn)型dither在16位ADC實(shí)現(xiàn)

該改進(jìn)型dither技術(shù)被成功應(yīng)用在一個(gè)二級(jí)的16位ADC中，其結(jié)構(gòu)如圖7所示。其中，每級(jí)ADC均為逐次逼近型模數(shù)轉(zhuǎn)換器，兩級(jí)ADC之間使用放大器相連。應(yīng)用環(huán)境沒(méi)有很高采樣頻率的要求，這個(gè)ADC沒(méi)有使用流水線技術(shù)加速。

圖7 帶有改進(jìn)型dither技術(shù)的16位ADC結(jié)構(gòu)圖

該ADC由第一級(jí)ADC，第二級(jí)ADC，比較器，精確放大倍數(shù)的剩余電壓放大器，控制邏輯單元(包含校準(zhǔn)和dither等功能)和數(shù)字運(yùn)算單元等組成。其中該改進(jìn)型dither技術(shù)主要應(yīng)用在第一級(jí)ADC的DAC中。具體來(lái)說(shuō)，將第一級(jí) DAC的前14個(gè)電容分成2組，每組分成7份。第一組每一份電容由254個(gè)單位電容組成；第二組7份dither電容均由32個(gè)單位電容組成。ADC控制系統(tǒng)檢測(cè)到dither 使能信號(hào)為高電平時(shí)，根據(jù)16位偽隨機(jī)數(shù)發(fā)生器的判定結(jié)果，將同一組7份相同電容再分成3簇，包含份數(shù)分別為4，2，1，在之后的逐次逼近邏輯中，它們的下極板依此產(chǎn)生動(dòng)作。采樣開(kāi)關(guān)結(jié)束采樣，比較器比較完成后將比較結(jié)果輸送到數(shù)字處理單元和邏輯控制單元。邏輯控制單元，根據(jù)比較器結(jié)果控制對(duì)應(yīng)的電容陣列下極板，讓兩側(cè)電容上極板相互逼近，然后接著進(jìn)行下一次比較，循環(huán)反復(fù)實(shí)現(xiàn)逐次逼近邏輯。

Dither 功能的加入，能有效地提高ADC系統(tǒng)的 SFDR。該功能通過(guò)打亂輸入信號(hào)和電容陣列的直接關(guān)系，豐富電容選擇路徑，將重復(fù)出現(xiàn)的電容偏差打散，達(dá)到降低諧波信號(hào)的目的。實(shí)際測(cè)試中，電容失配控制在千分之五時(shí)，開(kāi)啟dither功能可以使得ADC的SFDR提升10 dB，SNR下降0.1 dB以內(nèi)。該ADC基于55 nm的CMOS工藝，其版圖如圖8所示，測(cè)試結(jié)果如圖9所示，使用1.2 V/3.3 V的電源電壓。當(dāng)采樣速率在1.25 MSPS，輸入信號(hào)為107 kHz 的條件下，ADC消耗了3.1 mA電流，得到了94 dB的SINAD。

圖8 帶有改進(jìn)型dither技術(shù)的16位ADC 的版圖

圖9 帶有改進(jìn)型dither技術(shù)的16位ADC 的SINAD

4 結(jié) 語(yǔ)

本文提出了一種應(yīng)用在SAR ADC的改進(jìn)型dither技術(shù)。通過(guò)等量拆解和隨機(jī)重新組合電容陣列中幾個(gè)最大電容，直接隨機(jī)化幾個(gè)最大電容的失配，從而將ADC輸出諧波打散變成噪聲。在增加極少噪聲的前提下，有效降低了諧波，提升了SFDR。與傳統(tǒng)dither技術(shù)相比，這種改進(jìn)型直接作用于大的失配源，大幅度的改變輸入信號(hào)量化路徑。在采樣之后和量化開(kāi)始之前，加入dither技術(shù)，且接入步驟能與MSB量化過(guò)程融合在一個(gè)時(shí)鐘周期，不會(huì)占用額外量化周期和延長(zhǎng)量化時(shí)間。