基于FPGA數(shù)字復(fù)接器設(shè)計(jì)

楊 湲

(西華師范大學(xué)電子信息工程學(xué)院 四川 南充 637009)

數(shù)字復(fù)接是提高通信效率常見(jiàn)手段之一，復(fù)接其本質(zhì)是把時(shí)間分成若干相等的時(shí)隙，讓各路信號(hào)在獨(dú)立的各自對(duì)應(yīng)的時(shí)隙上傳輸[1，2]。信號(hào)按字復(fù)接是較為普遍的方法，其特征是：每個(gè)時(shí)隙上傳輸8位碼，便于數(shù)字分接器信號(hào)的提取[1-4]。由于各路復(fù)接信號(hào)到達(dá)復(fù)接器的時(shí)間、距離、相位不同，可能導(dǎo)致復(fù)接輸出信號(hào)誤差較大，而同步復(fù)接方式在一定程度上能降低誤碼率，因此本文采取同步按字復(fù)接的方法來(lái)完成四路信號(hào)的復(fù)接[5]。

1 電路結(jié)構(gòu)

1.1 普通復(fù)接器

圖1是普通復(fù)接器硬件電路，該電路由4部分組成，分別是地址發(fā)生器(dizhifashengqi)，時(shí)序發(fā)生器(shixufashengqi)，信號(hào)發(fā)生器(xinhaofashengqi)、以及輸出電路部分[1-3]。地址發(fā)生器實(shí)際上是對(duì)時(shí)鐘進(jìn)行二分頻、四分頻、八分頻。其二分頻信號(hào)作為時(shí)序發(fā)生器的時(shí)鐘輸入，二分頻、四分頻、八分頻作為信號(hào)發(fā)生器的地址輸入。時(shí)序發(fā)生器在時(shí)鐘的作用下，產(chǎn)生4路相位不同的時(shí)序信號(hào)，以此來(lái)控制輸出端[6]。信號(hào)發(fā)生器在地址端的控制下，依次將四路并行信號(hào)串行輸出。輸出電路是由4個(gè)三態(tài)門構(gòu)成，三態(tài)門在時(shí)序信號(hào)的作用下便實(shí)現(xiàn)了4路信號(hào)的復(fù)接，并從yout輸出[7，8]。

1.2 第一步改進(jìn)的復(fù)接器

圖2是第一步改進(jìn)的硬件電路，該電路是在普通復(fù)接器的輸出電路部分增加了一個(gè)D觸發(fā)器，以此來(lái)減少由于邏輯競(jìng)爭(zhēng)與冒險(xiǎn)產(chǎn)生的毛刺[1-4]。

圖1 普通復(fù)接器硬件電路

圖2 第一步改進(jìn)后的復(fù)接器硬件電路

1.3 第二步改進(jìn)的復(fù)接器

圖3是第二步改進(jìn)的硬件電路，第一步改進(jìn)后的電路雖然可以減少毛刺，但是，由于增加了D觸發(fā)器，導(dǎo)致輸出延時(shí)增加，為了提高系統(tǒng)輸出速率，第二步優(yōu)化了信號(hào)發(fā)生器與輸出部分的邏輯，即第一步改進(jìn)的復(fù)接器中的信號(hào)發(fā)生器與輸出電路部分由xhcs_sc代替，該模塊在地址信號(hào)與時(shí)序信號(hào)的作用下先產(chǎn)生4路串行信號(hào)，然后將分時(shí)的4路信號(hào)從y4端輸出[1-4]。

圖3 第二步改進(jìn)后的復(fù)接器硬件電路

2 仿真結(jié)果與資源占用

2.1 普通復(fù)接器

圖4是普通復(fù)接器的仿真結(jié)果，clk為100 MHz時(shí)鐘信號(hào)，IN0、IN1、IN2、IN3是4路輸入的并行信號(hào)，s0、s1、s2、s3是產(chǎn)生的4路相位不同的時(shí)序信號(hào)，yout是輸出的復(fù)接信號(hào)。從仿真結(jié)果看出，經(jīng)過(guò)20.95 ns系統(tǒng)依次將4路并行信號(hào)復(fù)接在第一、二、三、四個(gè)時(shí)隙上輸出，但由于器件之間的邏輯競(jìng)爭(zhēng)冒險(xiǎn)，導(dǎo)致復(fù)接信號(hào)存在些許毛刺。

從編譯綜合看出，普通復(fù)接器組合邏輯占用33個(gè)，時(shí)序邏輯占用15個(gè)。

2.2 第一步改進(jìn)的復(fù)接器

由于普通復(fù)接電路輸出的毛刺可能會(huì)影響后續(xù)分接器的效率，所以去毛刺迫切需要。yout是第一步改進(jìn)后的輸出信號(hào)，從仿真圖5看出，輸出波形無(wú)毛刺，效果較好，但需經(jīng)33.843 ns系統(tǒng)才依次將4路信號(hào)復(fù)接輸出。

從編譯綜合看出，第一步改進(jìn)后的復(fù)接器組合邏輯占用24個(gè)，時(shí)序邏輯占用15個(gè)。

圖4 普通復(fù)接器仿真結(jié)果

圖5 第一步改進(jìn)后的復(fù)接器仿真結(jié)果

2.3 第二步改進(jìn)的復(fù)接器

第一步改進(jìn)后雖然資源占用較少、波形效果較好，但由于增加了D觸發(fā)器導(dǎo)致輸出延時(shí)增大，因此為了提高系統(tǒng)輸出速率，對(duì)電路的邏輯結(jié)構(gòu)進(jìn)行了調(diào)整。圖6是第二步改進(jìn)后的仿真結(jié)果，從波形看，效果較好，無(wú)毛刺現(xiàn)象，并且只需30.62 ns信號(hào)便可復(fù)接輸出。

從編譯綜合看出，第二步改進(jìn)后的復(fù)接器組合邏輯占用26個(gè)，時(shí)序邏輯占用15個(gè)。

圖6 第二步改進(jìn)后的復(fù)接器仿真結(jié)果

3 結(jié)論

普通復(fù)接器，組合邏輯占用33個(gè)，時(shí)序邏輯占用15個(gè)，復(fù)接信號(hào)經(jīng)過(guò)20.95 ns輸出，波形存在毛刺。

第一步改進(jìn)后的復(fù)接器，組合邏輯占用24個(gè)，時(shí)序邏輯占用15個(gè)，復(fù)接信號(hào)經(jīng)過(guò)33.843 ns輸出，波形無(wú)毛刺。

第二步改進(jìn)后的復(fù)接器，組合邏輯占用26個(gè)，時(shí)序邏輯占用15個(gè)，復(fù)接信號(hào)經(jīng)過(guò)30.62 ns輸出，波形無(wú)毛刺。

普通復(fù)接器系統(tǒng)輸出速率高，但資源占用較大，并且存在毛刺。第一步改進(jìn)后的復(fù)接器，系統(tǒng)資源占用較少，無(wú)毛刺，但系統(tǒng)輸出較慢。第二步改進(jìn)后的復(fù)接器不論是系統(tǒng)輸出速率、資源占用還是波形效果方面都較優(yōu)。