3D 堆疊封裝熱阻矩陣研究

黃 衛(wèi)，蔣 涵，張振越，蔣玉齊，朱思雄，楊中磊

（1.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無(wú)錫 214072；2.中微高科電子有限公司，江蘇無(wú)錫 214035）

1 引言

隨著集成電路制造技術(shù)的飛速發(fā)展、市場(chǎng)需求的高速增長(zhǎng)以及芯片在多領(lǐng)域的廣泛應(yīng)用，芯片功能多樣化、尺寸小型化和高性能已成為集成電路主要的發(fā)展方向[1]。系統(tǒng)級(jí)封裝將具有一定功能的系統(tǒng)或子系統(tǒng)封裝在芯片內(nèi)部，并通過(guò)芯片端口電信號(hào)的輸入與輸出實(shí)現(xiàn)相應(yīng)的功能。芯片端口數(shù)量在一定程度上決定了芯片的性能，相較于金線鍵合（Wire Bonding，WB）封裝技術(shù)，倒裝（Flip chip，F(xiàn)C）封裝技術(shù)的應(yīng)用在一定程度上增加了單顆芯片封裝體I/O 接口數(shù)量[2]。高頻次電信號(hào)的輸入與輸出導(dǎo)致芯片熱量聚集，在一定溫度范圍內(nèi)，電子元器件的溫度每上升2 ℃，可靠性降低10%。導(dǎo)致設(shè)備損壞、無(wú)法正常工作的因素中，電子元件溫度導(dǎo)致器件可靠性降低占有很大的比重，因此越來(lái)越受到重視。

相較于單芯片封裝技術(shù)，多芯片組件可在一個(gè)封裝體內(nèi)封裝多個(gè)芯片，有效提高了芯片的封裝密度[3]。針對(duì)單芯片封裝體，可以通過(guò)熱阻值來(lái)衡量器件的散熱能力，封裝器件的熱阻有相應(yīng)的JEDEC 測(cè)試、仿真標(biāo)準(zhǔn)以及理論計(jì)算，封裝器件熱阻具有一套成熟的計(jì)算體系，芯片結(jié)溫計(jì)算準(zhǔn)確度具有一定的保障。多芯片封裝由于內(nèi)部有多個(gè)熱源，若采用單芯片封裝體熱阻計(jì)算方法，會(huì)導(dǎo)致一個(gè)封裝體出現(xiàn)多個(gè)熱阻值，無(wú)法準(zhǔn)確計(jì)算封裝體的散熱能力，且封裝體內(nèi)部芯片之間的熱耦合與熱阻擴(kuò)散將被忽略，造成計(jì)算溫度與實(shí)際溫度偏差較大，降低仿真結(jié)果的準(zhǔn)確性[4]。

多芯片封裝體封裝器件的類型有多種。針對(duì)3D封裝器件的結(jié)溫計(jì)算，芯片工作狀態(tài)下產(chǎn)生的熱量主要以熱傳導(dǎo)的方式傳遞，小部分的熱量以熱輻射、熱對(duì)流向外散發(fā)，從而實(shí)現(xiàn)封裝體器件的熱量平衡。本文根據(jù)封裝體器件的散熱特性建立3D 堆疊封裝器件的熱阻矩陣，再對(duì)熱阻矩陣進(jìn)行驗(yàn)算，分析封裝器件模型的熱阻矩陣準(zhǔn)確性。

2 單芯片結(jié)構(gòu)模型

2.1 熱阻測(cè)試

針對(duì)單芯片CBGA 封裝類型結(jié)構(gòu)，使用熱阻測(cè)試儀器測(cè)試熱阻。熱阻測(cè)試加熱電流為1.0 A，測(cè)試電流為1 mA，芯片加熱功率為3.551 W，封裝器件底部貼于導(dǎo)熱性能較好的銅塊熱沉上。將電路引腳反接，電路溫敏系數(shù)（K）測(cè)試擬合曲線如圖1 所示，K為-2.0262 mV/℃。

圖1 K 擬合曲線

雙界面法測(cè)試熱阻需要兩次測(cè)量，并將結(jié)構(gòu)函數(shù)曲線分離點(diǎn)作為器件的結(jié)-殼熱阻值Rjc。圖2 為熱阻測(cè)試所得到結(jié)構(gòu)函數(shù)擬合曲線，結(jié)構(gòu)函數(shù)曲線分離點(diǎn)均在0.50～1.51 區(qū)間范圍，表明熱阻測(cè)試數(shù)值在該區(qū)間范圍內(nèi)。圖3 為根據(jù)圖2 結(jié)構(gòu)函數(shù)擬合曲線所得到的結(jié)殼熱阻，阻值為1.02 ℃/W。

圖2 熱阻測(cè)試結(jié)構(gòu)函數(shù)擬合曲線

圖3 結(jié)構(gòu)函數(shù)擬合曲線的結(jié)殼熱阻值

2.2 熱阻仿真

對(duì)上述熱阻測(cè)試芯片進(jìn)行熱阻仿真，圖4 為單芯片結(jié)構(gòu)模型，表1 為芯片內(nèi)部結(jié)構(gòu)的材料屬性，芯片與上部的蓋板涂覆有導(dǎo)熱膠，可將芯片產(chǎn)生的熱量導(dǎo)向蓋板。封裝體的熱量傳遞路徑有3 條：絕大部分熱量以熱傳導(dǎo)的方式向蓋板散熱；小部分熱量通過(guò)凸點(diǎn)與底填料向管殼導(dǎo)熱，經(jīng)焊環(huán)將熱量導(dǎo)入蓋板散熱；此外還有極小部分的熱量以熱輻射的方式直接傳遞到蓋板上。

表1 封裝體器件內(nèi)部結(jié)構(gòu)材料熱屬性

圖4 單芯片結(jié)構(gòu)模型

不考慮封裝體內(nèi)部芯片的輻射熱影響，單芯片熱阻根據(jù)其結(jié)構(gòu)模型以及熱傳導(dǎo)路徑，構(gòu)成的熱阻網(wǎng)絡(luò)模型如圖5 所示。

圖5 單芯片熱阻傳遞路徑

芯片結(jié)溫Tj、環(huán)境溫度Ta、芯片熱功率P以及封裝體熱阻R總之間的關(guān)系滿足式（1）：

熱阻理論計(jì)算公式如式（2）所示：

式中，L為結(jié)構(gòu)熱傳遞厚度，K為結(jié)構(gòu)材料的導(dǎo)熱系數(shù)，S為熱傳遞橫截面面積。

當(dāng)熱量由芯片經(jīng)過(guò)導(dǎo)熱膠將熱量傳遞到蓋板上，其封裝器件總熱阻阻值R為：

當(dāng)熱量經(jīng)過(guò)凸點(diǎn)、底填料、管殼以及焊環(huán)傳遞到蓋板上，由于底填料與凸點(diǎn)屬于熱阻并聯(lián)結(jié)構(gòu)，因此封裝器件總熱阻值R為：

封裝體芯片與蓋板之間涂覆有導(dǎo)熱膠，因此使用式（1）、（2）進(jìn)行封裝器件的熱阻計(jì)算，為1.062 ℃/W。

芯片倒裝類封裝體，凸點(diǎn)在實(shí)現(xiàn)管殼與芯片之間電信號(hào)傳遞的同時(shí)也會(huì)產(chǎn)生熱量，其熱量的堆積將造成芯片溫度升高，并隨著單位時(shí)間信號(hào)交換頻次的遞增，溫度逐漸上升。因此，在仿真中將芯片與凸點(diǎn)的接觸底面作為熱源面，并按照熱阻測(cè)試芯片的發(fā)熱功率為3.551 W 設(shè)置。此外，封裝器件的頂部作為25 ℃的恒溫面，熱阻仿真結(jié)果如圖6 所示。

圖6 熱阻仿真結(jié)果

仿真結(jié)果中芯片的結(jié)溫為28.3 ℃，低溫恒溫為25 ℃，芯片發(fā)熱功率為3.551 W，根據(jù)式(1)計(jì)算出封裝體芯片到蓋板的熱阻阻值為0.93 ℃/W。對(duì)比理論計(jì)算、測(cè)試、仿真得到的熱阻值，其誤差均在10%之內(nèi)，表明該仿真設(shè)置邊界條件能夠保證封裝體器件熱阻仿真分析的準(zhǔn)確性。

表2 測(cè)試、理論計(jì)算及仿真熱阻值對(duì)比

3 多芯片堆疊模型

3.1 芯片堆疊結(jié)構(gòu)

3D 芯片封裝可在結(jié)構(gòu)上將芯片堆疊，從而有效減小了封裝體軸向橫截面面積。3D 芯片堆疊結(jié)構(gòu)如圖7所示，芯片堆疊通過(guò)硅通孔（TSV）、再布線層（RDL），實(shí)現(xiàn)芯片之間的信號(hào)數(shù)據(jù)傳遞連通。

圖7 3D 芯片堆疊結(jié)構(gòu)示意圖

單芯片組件熱量的傳遞中，芯片作為唯一的熱源器件，產(chǎn)生的熱量由上向下傳遞，并通過(guò)底部器件散熱，達(dá)到整個(gè)單芯片封裝體內(nèi)部的能量平衡[5]。與單芯片封裝體不同，多芯片封裝體內(nèi)部含有多個(gè)發(fā)熱體，熱量的傳遞方式有熱傳導(dǎo)、熱輻射和對(duì)流換熱，在空間上是一種三維傳遞方式[6]。與多芯片組件（MCM）封裝技術(shù)不同，3D 芯片封裝技術(shù)實(shí)現(xiàn)芯片堆疊結(jié)構(gòu)無(wú)論采用何種方式的多芯片封裝，熱量在封裝體內(nèi)部傳遞會(huì)造成其他芯片溫度升高，即在一個(gè)封裝體內(nèi)部2 個(gè)或2個(gè)以上芯片同時(shí)發(fā)熱時(shí)，除芯片本身產(chǎn)生的熱量外，發(fā)熱芯片之間還存在熱擴(kuò)散與耦合，從而導(dǎo)致溫度高于其單獨(dú)的理論計(jì)算溫度[7]。

3.2 3 層芯片堆疊模型

對(duì)于多芯片組件，無(wú)論是芯片平鋪或者堆疊，最有效的降低芯片結(jié)溫的方式是將熱源沿著最短的熱量傳遞路徑傳遞到散熱部位，極大地降低了熱源相互之間的熱耦合效應(yīng)[8]。對(duì)于集中熱源MCM 封裝模型，影響多芯片熱阻的因素有熱源功率、熱源尺寸、對(duì)流換熱系數(shù)、導(dǎo)熱系數(shù)、熱源相互之間的距離等。為估測(cè)多芯片封裝體內(nèi)部各芯片結(jié)溫大小，在MCM 技術(shù)封裝的熱阻矩陣基礎(chǔ)上，對(duì)三層芯片堆疊結(jié)構(gòu)熱阻矩陣進(jìn)行分析，構(gòu)建芯片堆疊熱阻矩陣。

芯片堆疊結(jié)構(gòu)模型如圖8 所示，芯片置于RDL上，并采用塑封料將芯片包裹，RDL 底部與焊球接觸，第一層與第二層芯片設(shè)計(jì)有TSV 結(jié)構(gòu)，用于實(shí)現(xiàn)上、下部位區(qū)域上焊球之間信號(hào)的傳遞。

圖8 三維芯片堆疊結(jié)構(gòu)

3.3 堆疊芯片熱阻矩陣

相較于單芯片熱阻計(jì)算，多芯片熱阻矩陣能夠考慮多芯片封裝內(nèi)部多個(gè)熱源之間的熱耦合與熱擴(kuò)散，對(duì)于多芯片封裝技術(shù)來(lái)說(shuō)，由于內(nèi)部封裝器件熱源功率的不同，芯片結(jié)溫也具有明顯的差異性[9]。因此，預(yù)測(cè)芯片的結(jié)溫對(duì)提高多芯片封裝組件穩(wěn)定性具有非常重要的意義。隨著工程傳熱學(xué)仿真技術(shù)的迅速發(fā)展，使用模擬技術(shù)分析多芯片組件的熱耦合效應(yīng)能夠有效預(yù)測(cè)芯片結(jié)溫與溫度分布，極大地提高了多芯片封裝技術(shù)的熱學(xué)可靠性[10]。

3 層芯片堆疊結(jié)構(gòu)內(nèi)部材料的熱屬性參數(shù)如表3所示，其中簡(jiǎn)化了RDL 結(jié)構(gòu)熱屬性，有利于降低仿真計(jì)算量。

表3 堆疊芯片結(jié)構(gòu)材料熱性能

為保證仿真結(jié)果的準(zhǔn)確性，仿真條件加載時(shí)參照第2 節(jié)，芯片底部作為熱源加載面，芯片的加載功率均設(shè)置為1 W。熱量從芯片向下傳遞，并通過(guò)管殼底面向外散熱，維持整個(gè)封裝器件內(nèi)部的熱平衡。在仿真時(shí)將陶瓷管殼底部作為恒溫面，并設(shè)置溫度為25 ℃。圖9、圖10 分別為芯片1 發(fā)熱、芯片1 和芯片2 共同發(fā)熱2 種工況的熱仿真云圖。

圖9 芯片1 發(fā)熱器件溫度分布

圖10 芯片1、芯片2 發(fā)熱器件溫度分布

由于該封裝是一種芯片堆疊結(jié)構(gòu)，芯片1 產(chǎn)生的熱量經(jīng)過(guò)芯片2、3 向底部管殼傳遞，芯片2 產(chǎn)生的熱量經(jīng)過(guò)芯片3 向底部管殼傳遞。兩芯片同時(shí)發(fā)熱時(shí)，其熱量傳遞路徑共享，導(dǎo)致其在能量傳遞過(guò)程中產(chǎn)生熱交叉耦合效應(yīng)。對(duì)比芯片1 單獨(dú)發(fā)熱與芯片1、芯片2 同時(shí)發(fā)熱兩種工況仿真結(jié)果，對(duì)于芯片1 來(lái)說(shuō)，由于芯片2 發(fā)熱使得兩個(gè)芯片存在熱量耦合，導(dǎo)致其溫度上升近24.23 ℃。仿真分析結(jié)果表明，用單芯片的熱阻理論模型計(jì)算多芯片封裝器件的內(nèi)部芯片結(jié)溫，忽略了芯片之間的熱耦合效應(yīng)，會(huì)產(chǎn)生非常大的偏差。

封裝器件內(nèi)部分別有芯片1、芯片2 和芯片3 三種芯片作為熱源，其共同發(fā)熱時(shí)必定會(huì)產(chǎn)生熱耦合，導(dǎo)致芯片的結(jié)溫高于芯片單獨(dú)發(fā)熱產(chǎn)生的溫度。為準(zhǔn)確計(jì)算多芯片封裝體內(nèi)部芯片的結(jié)溫，引入熱阻矩陣概念[11]，建立熱阻矩陣模型，利用熱量傳遞線性疊加原理計(jì)算多芯片封裝體內(nèi)的不同芯片結(jié)溫大小。熱阻矩陣模型的表達(dá)式為：

式中，Tn為芯片n的結(jié)溫；Pn為芯片n的功率大??；Ta為環(huán)境溫度。

定義熱阻矩陣R 為：

式（6）中，Rnn表示芯片n依照單芯片熱阻模型計(jì)算得到的芯片熱阻，即表明芯片n本身熱阻；Rij表明芯片j對(duì)芯片i造成的溫度影響。根據(jù)前面對(duì)仿真邊界及熱加載條件進(jìn)行的設(shè)置，并按照上述熱阻矩陣計(jì)算模型，對(duì)芯片分別發(fā)熱所對(duì)應(yīng)工況下封裝體內(nèi)部芯片的結(jié)溫進(jìn)行記錄。

依據(jù)表4，對(duì)3D 封裝芯片進(jìn)行熱阻計(jì)算，其熱阻矩陣如式（7）所示：

表4 不同芯片發(fā)熱工況下封裝體內(nèi)芯片結(jié)溫

從式（7）中數(shù)據(jù)可以得出，對(duì)于單芯片發(fā)熱，不同芯片發(fā)熱由于其熱傳遞路徑不同，如R11、R22和R33，其熱量均向底部恒溫面散熱，其熱傳遞路徑變短，故其芯片熱阻值逐漸減?。粚?duì)于耦合熱阻，雖然芯片的尺寸、功率均相同，但由于其堆疊結(jié)構(gòu)導(dǎo)致其耦合熱阻具有一定的差異性，如R23、R32，這表明堆疊芯片結(jié)構(gòu)中芯片i對(duì)芯片j的耦合熱阻與芯片j對(duì)芯片i的耦合熱阻由于空間位置的不同具有一定的差異性。

4 芯片堆疊熱阻矩陣驗(yàn)證

當(dāng)封裝體內(nèi)芯片都處于工作狀態(tài)時(shí)，假設(shè)芯片1功耗為0.5 W，芯片2 功耗為0.8 W，芯片3 功耗為0.3 W，其對(duì)應(yīng)的溫度分別為70.38 ℃、64.07 ℃、40.42 ℃，有限元熱仿真結(jié)果如圖11 所示。

圖11 封裝器件熱仿真云圖

由表5 可以看出，3D 堆疊結(jié)構(gòu)通過(guò)熱阻矩陣計(jì)算得出的內(nèi)部各芯片結(jié)溫與仿真芯片結(jié)溫的誤差在1%以內(nèi)，多芯片封裝組件內(nèi)部芯片在不同的功率下，其熱阻矩陣計(jì)算得出的結(jié)溫可以保證芯片結(jié)溫結(jié)果的準(zhǔn)確性，驗(yàn)證了該熱阻矩陣計(jì)算方法對(duì)3D 芯片堆疊封裝器件具有高度的適用性。

表5 芯片結(jié)溫計(jì)算值與仿真值對(duì)比

5 結(jié)論

本文以單芯片封裝器件模型為基礎(chǔ)，通過(guò)計(jì)算和測(cè)試結(jié)果驗(yàn)證仿真邊界條件的加載，確定仿真加載條件。對(duì)3D 芯片堆疊封裝組件芯片底部采用相同的熱源加載面，對(duì)比單芯片發(fā)熱與雙芯片發(fā)熱，分析多芯片之間熱耦合效應(yīng)導(dǎo)致的溫升，并在此基礎(chǔ)上建立模型確定3 層堆疊芯片熱阻矩陣。通過(guò)改變芯片的功率，對(duì)封裝體芯片結(jié)溫仿真與熱阻理論計(jì)算進(jìn)行誤差分析，驗(yàn)證了3D 封裝熱阻矩陣的準(zhǔn)確性。