基于FPGA的光纖傳感解調(diào)數(shù)據(jù)處理系統(tǒng)

王莉，申雅峰

（航空工業(yè)北京長(zhǎng)城計(jì)量測(cè)試技術(shù)研究所，北京 100095）

0 引言

在航空航天、橋梁建筑等領(lǐng)域的光纖傳感測(cè)試中，大量使用光纖光柵原理的傳感器組建傳感網(wǎng)絡(luò)進(jìn)行測(cè)試［1-4］。基于光譜獲取的光纖傳感解調(diào)系統(tǒng)具有光源能量強(qiáng)、獲取傳感器光譜信息豐富、測(cè)試通道易擴(kuò)展等特點(diǎn)，可有效滿足光纖傳感網(wǎng)絡(luò)大數(shù)據(jù)量、數(shù)據(jù)實(shí)時(shí)處理的要求。一般測(cè)試系統(tǒng)的數(shù)據(jù)采集功能由數(shù)模轉(zhuǎn)換芯片（ADC）、控制器（FPGA，DSP 或單片機(jī)等）和網(wǎng)口傳輸模塊組成，模擬信號(hào)經(jīng)ADC 轉(zhuǎn)換成數(shù)字信號(hào)并發(fā)送至控制器，然后通過(guò)網(wǎng)口傳輸至上位機(jī)進(jìn)行數(shù)據(jù)分析［5-7］。FPGA 是現(xiàn)場(chǎng)可編程門陣列，具有抗干擾、速度快等優(yōu)點(diǎn)，適用于邏輯控制，因此多選用FPGA 作為主控制器實(shí)現(xiàn)測(cè)試系統(tǒng)的數(shù)據(jù)采集功能。

本文主要解決16 通道光纖傳感解調(diào)系統(tǒng)對(duì)超過(guò)100點(diǎn)傳感器網(wǎng)絡(luò)的實(shí)時(shí)采集及解算問(wèn)題，系統(tǒng)的采樣頻率為100 Hz，根據(jù)光纖光柵解調(diào)系統(tǒng)精度及分辨力的要求，80 nm 波長(zhǎng)范圍至少需要7500點(diǎn)數(shù)據(jù)。一幀光譜的采樣周期為10 ms，為保證采集的信號(hào)滿足系統(tǒng)要求，每個(gè)采樣周期內(nèi)需要采集7500 個(gè)信號(hào)點(diǎn)，故16 個(gè)通道采集到的總數(shù)據(jù)量為0.92 MB。如果將16 通道的采集數(shù)據(jù)直接發(fā)送至上位機(jī)，網(wǎng)口的傳輸速率為92 MB/s，由于數(shù)據(jù)量巨大，網(wǎng)口通信和上位機(jī)數(shù)據(jù)處理難度都較高。針對(duì)此問(wèn)題，本文設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA 的大數(shù)據(jù)量實(shí)時(shí)處理系統(tǒng)，將有用的峰值數(shù)據(jù)從龐大的數(shù)據(jù)量中提取出來(lái)，減少傳輸數(shù)據(jù)，從而降低數(shù)據(jù)傳輸壓力和上位機(jī)數(shù)據(jù)分析壓力。使用該系統(tǒng)時(shí)，一幀光譜數(shù)據(jù)中，有效的數(shù)據(jù)是光譜中峰極大值點(diǎn)對(duì)應(yīng)的坐標(biāo)和峰的包絡(luò)（取41 個(gè)光強(qiáng)值），按照100 點(diǎn)傳感器網(wǎng)絡(luò)計(jì)算，每個(gè)采樣周期內(nèi)，F(xiàn)PGA 輸出的數(shù)據(jù)量為0.038 MB，網(wǎng)口的數(shù)據(jù)傳輸速率可降至3.8 MB/s，極大減輕了網(wǎng)口傳輸壓力和上位機(jī)數(shù)據(jù)處理壓力。對(duì)基于FPGA 的大數(shù)據(jù)量實(shí)時(shí)處理系統(tǒng)的硬件構(gòu)架和關(guān)鍵模塊設(shè)計(jì)進(jìn)行具體介紹，詳細(xì)闡述了基于FPGA 的尋峰模塊和交叉讀寫(xiě)緩存模塊設(shè)計(jì)方法，最后通過(guò)實(shí)驗(yàn)對(duì)該系統(tǒng)的實(shí)際性能進(jìn)行驗(yàn)證。

1 大數(shù)據(jù)量實(shí)時(shí)處理硬件設(shè)計(jì)

1.1 硬件架構(gòu)

光纖光柵解調(diào)系統(tǒng)的硬件架構(gòu)如圖1所示，首先FPGA 驅(qū)動(dòng)AD 芯片，進(jìn)行16 個(gè)通道傳感器光譜和一個(gè)校準(zhǔn)傳感器光譜的采集，光譜的模擬信號(hào)經(jīng)AD 轉(zhuǎn)換為數(shù)字信號(hào)，進(jìn)入FPGA，然后在FPGA內(nèi)進(jìn)行大數(shù)據(jù)量實(shí)時(shí)處理，將少量的有效數(shù)據(jù)（通道數(shù)、峰極大值點(diǎn)坐標(biāo)、峰的包絡(luò)）篩選出來(lái)，發(fā)送給單片機(jī)，最后單片機(jī)通過(guò)TCP/IP 通訊協(xié)議將數(shù)據(jù)傳輸至上位機(jī)。

圖1 光纖光柵解調(diào)系統(tǒng)的硬件架構(gòu)Fig.1 Hardware architecture of fiber grating demodulation system

1.2 芯片選擇

LTC2325-16 是一款16-Bit 四通道同時(shí)采樣逐次逼近寄存器模數(shù)轉(zhuǎn)換芯片，每個(gè)通道的最高采樣率為5 Ms/s，且具有寬動(dòng)態(tài)范圍和高共模抑制比。5 片LTC2325-16 可以實(shí)現(xiàn)17 路光譜模擬信號(hào)（包括16 路傳感器信號(hào)和1 路校準(zhǔn)傳感器信號(hào)）的1 MHz 高速采集，能夠有效滿足系統(tǒng)對(duì)AD 多通道和高采樣率的要求。

FPGA 選用INTEL 生產(chǎn) 的Cyclone Ⅲ系列EP3C120F484 芯片，M9K 內(nèi)存塊432 個(gè)，嵌入式存儲(chǔ)空間3888 KB，豐富的存儲(chǔ)資源支持FPGA 對(duì)大容量數(shù)據(jù)的實(shí)時(shí)處理，滿足系統(tǒng)存儲(chǔ)需求。EP3C120F484芯片的IO 口有284個(gè)，支持LVCMOS和LVDS 等多種接口類型，豐富的接口數(shù)量和接口類型能夠支持FPGA 對(duì)多片AD 芯片和其他芯片進(jìn)行驅(qū)動(dòng)控制與數(shù)據(jù)交換。

2 大數(shù)據(jù)量實(shí)時(shí)處理功能實(shí)現(xiàn)

2.1 基于FPGA的大數(shù)據(jù)量處理

FPGA 大數(shù)據(jù)量處理流程圖如圖2所示，F(xiàn)PGA對(duì)16 個(gè)通道傳感器的光譜和一個(gè)校準(zhǔn)傳感器的光譜進(jìn)行同步采集和大數(shù)據(jù)量處理。在AD 驅(qū)動(dòng)模塊中，F(xiàn)PGA 驅(qū)動(dòng)AD 芯片進(jìn)行數(shù)據(jù)采集，將多路光譜模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)并傳輸至FPGA。在尋峰模塊中，為濾除信號(hào)高頻噪聲，首先對(duì)光譜信號(hào)進(jìn)行滑動(dòng)平均濾波［8］，然后將校準(zhǔn)傳感器和被測(cè)傳感器的光譜分開(kāi)處理，因?yàn)樾?zhǔn)傳感器的峰數(shù)量多，尋峰不能有效減少校準(zhǔn)傳感器光譜數(shù)據(jù)的數(shù)據(jù)量，所以校準(zhǔn)傳感器的全光譜數(shù)據(jù)跳過(guò)尋峰模塊，直接緩存進(jìn)入后續(xù)交叉讀寫(xiě)模塊的RAM中；對(duì)16個(gè)通道被測(cè)傳感器的光譜數(shù)據(jù)進(jìn)行尋峰，找到多個(gè)峰極大值點(diǎn)對(duì)應(yīng)的坐標(biāo)和峰的包絡(luò)，實(shí)現(xiàn)有效數(shù)據(jù)的提取，減少后續(xù)傳輸?shù)臄?shù)據(jù)量。

圖2 FPGA大數(shù)據(jù)量處理流程圖Fig.2 Flow chart of FPGA large data volume processing

2.1.1 AD驅(qū)動(dòng)模塊

模數(shù)轉(zhuǎn)換芯片LTC2325-16支持CMOS 和LVDS兩種高速SPI 兼容型串行接口，LVDS 差分信號(hào)的抗干擾能力更強(qiáng)，因此選用LVDS 接口。選用狀態(tài)機(jī)實(shí)現(xiàn)AD 驅(qū)動(dòng)，使用Verilog HDL 硬件描述語(yǔ)言，采用組合邏輯與時(shí)序邏輯相結(jié)合的三段式狀態(tài)機(jī)編程方式，避免組合邏輯可能帶來(lái)的毛刺［9］，AD驅(qū)動(dòng)的狀態(tài)轉(zhuǎn)換圖如圖3所示，在空閑狀態(tài)下等待觸發(fā)信號(hào)，獲得觸發(fā)信號(hào)后進(jìn)入采集狀態(tài)，CNV信號(hào)置高并保持5 個(gè)CLK，采集狀態(tài)完成后進(jìn)入轉(zhuǎn)換和讀出狀態(tài)，F(xiàn)PGA 向SCK 引腳輸出16 個(gè)脈沖，在每個(gè)脈沖的上升沿完成信號(hào)的轉(zhuǎn)換和讀出，待AD 轉(zhuǎn)換完成后，進(jìn)入數(shù)據(jù)串行轉(zhuǎn)并行狀態(tài)，將16位的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，便于后續(xù)數(shù)據(jù)處理。

圖3 AD驅(qū)動(dòng)狀態(tài)轉(zhuǎn)換圖Fig.3 Diagram of AD driver status conversion

利用Quartus II 軟件自帶的調(diào)試工具SignalTap得到的AD 驅(qū)動(dòng)仿真圖如圖4 所示，其中，cnv 和sck 為AD 的驅(qū)動(dòng)信號(hào)；AD2_SDOA，AD2_SDOB，AD2_SDOC，AD2_SDOD 信號(hào)為AD 輸出的四路串行數(shù)據(jù)信號(hào)；parallel_en為串轉(zhuǎn)并使能信號(hào)。

圖4 AD驅(qū)動(dòng)仿真圖Fig.4 Diagram of AD driver simulation

2.1.2 尋峰模塊

一幀數(shù)據(jù)的尋峰通常在上位機(jī)中進(jìn)行，方法有簡(jiǎn)單比較法、導(dǎo)數(shù)法、CFAR 法、對(duì)稱零面積法和線性擬合尋峰法等［10］。除了簡(jiǎn)單比較法，其他方法涉及求導(dǎo)、擬合等數(shù)據(jù)處理，在FPGA 內(nèi)較難實(shí)現(xiàn)。簡(jiǎn)單比較法首先對(duì)數(shù)據(jù)進(jìn)行平滑處理，然后進(jìn)行最大值比較，其優(yōu)點(diǎn)是速度快并且適于尋找強(qiáng)單峰，但一幀光譜數(shù)據(jù)中有多個(gè)強(qiáng)單峰，因此本文改進(jìn)了簡(jiǎn)單比較法，實(shí)現(xiàn)了多個(gè)峰的查找。在尋峰模塊內(nèi)，F(xiàn)PGA 對(duì)16個(gè)通道的光譜進(jìn)行大數(shù)據(jù)量處理，尋峰程序頂層模塊圖如圖5所示，輸入信號(hào)為時(shí)鐘CLK_100M、復(fù)位信號(hào)rst 和16 個(gè)通道全光譜數(shù)據(jù)，輸出信號(hào)為交叉讀寫(xiě)模塊RAM 的寫(xiě)使能、寫(xiě)地址和寫(xiě)入的數(shù)據(jù)。運(yùn)行尋峰算法之前先對(duì)每個(gè)通道的全光譜進(jìn)行滑動(dòng)平均濾波，去除光譜數(shù)據(jù)中高頻噪聲信號(hào)帶來(lái)的干擾。然后對(duì)每個(gè)通道的光譜進(jìn)行尋峰，找到光譜中的有效數(shù)據(jù)，即峰極大值點(diǎn)坐標(biāo)和峰的包絡(luò)。基本思路是先找到一幀光譜中多個(gè)超過(guò)閾值的峰的坐標(biāo)，再根據(jù)坐標(biāo)從一幀光譜中提取出峰的包絡(luò)。

數(shù)據(jù)處理流程如下：

步驟一：將一幀光譜數(shù)據(jù)存入RAM1，與此同時(shí)，將光譜數(shù)據(jù)依次存入有41個(gè)寄存器的數(shù)組中。在數(shù)組中進(jìn)行數(shù)據(jù)大小比較，當(dāng)?shù)?1 個(gè)寄存器的數(shù)據(jù)最大并且超過(guò)設(shè)置的閾值時(shí)，表明找到了光譜的某個(gè)有效峰，將該數(shù)據(jù)在光譜中的坐標(biāo)存入RAM2 中備用。當(dāng)一幀光譜存放入RAM1 時(shí)，光譜中多個(gè)有效峰的坐標(biāo)也全部在RAM2 中存放完成。本步驟中16個(gè)通道同時(shí)進(jìn)行數(shù)據(jù)處理。

步驟二：將RAM2 中存放的坐標(biāo)數(shù)據(jù)讀取出來(lái)，作為RAM1的讀地址，從一幀光譜數(shù)據(jù)中讀取出峰的包絡(luò)，完成光譜有效數(shù)據(jù)的篩選。16 個(gè)通道的有效數(shù)據(jù)均寫(xiě)入交叉緩存模塊的同一塊RAM中，依次進(jìn)行數(shù)據(jù)處理。實(shí)現(xiàn)步驟二的難點(diǎn)在于程序中RAM2的讀地址addrc、讀使能enc和讀數(shù)據(jù)peak_inx 與RAM1 的讀地址addrb、讀使能enb 的時(shí)序匹配，只有時(shí)序匹配正確才能確保從RAM1中讀取到的包絡(luò)準(zhǔn)確。利用Quartus II 軟件自帶的調(diào)試工具SignalTap 抓取兩個(gè)RAM 的讀信號(hào)，仿真圖如圖6 所示，兩個(gè)RAM 的使能信號(hào)enb，enc 同時(shí)置高，RAM2 讀出一個(gè)峰極大值點(diǎn)坐標(biāo)peak_inx 后，讀地址addrc 保持不變，RAM1 中對(duì)應(yīng)峰的包絡(luò)數(shù)據(jù)peak_value 被讀出后，RAM2 的讀地址addrb 增加1，讀出下一個(gè)峰坐標(biāo)值peak_inx。

圖6 RAM控制信號(hào)仿真圖Fig.6 Simulation diagram of RAM control signal

2.2 基于FPGA的數(shù)據(jù)實(shí)時(shí)傳輸實(shí)現(xiàn)

數(shù)據(jù)的實(shí)時(shí)傳輸流程圖如圖7所示，一路校準(zhǔn)光譜和16 個(gè)通道的尋峰模塊輸出的有效峰值數(shù)據(jù)依次寫(xiě)入RAM 中存放，寫(xiě)入完成后從RAM 中讀出全部數(shù)據(jù)進(jìn)行下一步數(shù)據(jù)傳輸，但讀出RAM 中的數(shù)據(jù)時(shí)，新的數(shù)據(jù)正被寫(xiě)入RAM，RAM 的讀寫(xiě)時(shí)序重疊，互相干擾，影響數(shù)據(jù)流，而交叉讀寫(xiě)緩存使用兩片RAM，使得數(shù)據(jù)的寫(xiě)入和讀出互不干擾，保證數(shù)據(jù)傳輸?shù)膶?shí)時(shí)性。交叉讀寫(xiě)緩存基本流程如下：在第一個(gè)光譜采集周期，將輸入數(shù)據(jù)寫(xiě)入RAM3緩存；在第二個(gè)光譜采集周期，將輸入數(shù)據(jù)寫(xiě)入RAM4 緩存，同時(shí)將RAM3 上一周期緩存的數(shù)據(jù)讀出并傳送至輸出數(shù)據(jù)選擇模塊；在第三個(gè)光譜采集周期，將輸入數(shù)據(jù)寫(xiě)入RAM3緩存，同時(shí)將RAM4上一周期緩存的數(shù)據(jù)讀出并傳送至輸出數(shù)據(jù)選擇模塊，如此循環(huán)，兩個(gè)RAM 交叉讀寫(xiě)，實(shí)現(xiàn)數(shù)據(jù)的連續(xù)實(shí)時(shí)發(fā)送。

圖7 數(shù)據(jù)實(shí)時(shí)傳輸流程圖Fig.7 Flow chart of real-time data transmission

單片機(jī)和FPGA 間的SPI 總線連接如圖8 所示，采用主從控制模式，單片機(jī)做主設(shè)備，F(xiàn)PGA 做從設(shè)備。一般SPI 總線只有CS/SS，SCK，MOSI，MISO 四 條信 號(hào) 線［11-12］，其中CS/SS 是片 選 信號(hào)，高電平表示從設(shè)備被選中與主設(shè)備進(jìn)行通信，SCK是串行時(shí)鐘線，控制數(shù)據(jù)交換的時(shí)機(jī)和速率，MOSI 傳輸SPI 主設(shè)備向SPI 從設(shè)備發(fā)送的數(shù)據(jù)，MISO 傳輸SPI 主設(shè)備接收SPI 從設(shè)備傳輸過(guò)來(lái)的數(shù)據(jù)，CS_en 信號(hào)線的作用是提醒主設(shè)備從設(shè)備要向其發(fā)送數(shù)據(jù)，CS_en 由低電平轉(zhuǎn)換為高電平時(shí)，CS/SS 隨之變?yōu)楦唠娖?，主從設(shè)備就可以進(jìn)行通信，單片機(jī)接收從FPGA發(fā)送的數(shù)據(jù)。

圖8 SPI總線連接示意圖Fig.8 Diagram of SPI bus connection

單片機(jī)和上位機(jī)間的數(shù)據(jù)傳輸通過(guò)TCP/IP 通信，特點(diǎn)是可靠性高，不丟包。FPGA 和單片機(jī)均可以實(shí)現(xiàn)TCP/IP 協(xié)議通信。TCP/IP 協(xié)議由應(yīng)用層、傳輸層、網(wǎng)絡(luò)層和鏈路層四層協(xié)議構(gòu)成，指令復(fù)雜，通過(guò)FPGA 實(shí)現(xiàn)TCP/IP協(xié)議需要通過(guò)硬件描述語(yǔ)言對(duì)底層網(wǎng)絡(luò)協(xié)議進(jìn)行重構(gòu)［13］，對(duì)開(kāi)發(fā)人員的FPGA 硬件邏輯編程能力要求高，難度較大，相比之下單片機(jī)實(shí)現(xiàn)TCP/IP 協(xié)議更簡(jiǎn)單一些，有很多輕量級(jí)開(kāi)源TCP/IP 協(xié)議棧開(kāi)源代碼可以參考，其中LwIP 最 常用［14-15］。LwIP 的 優(yōu) 點(diǎn)是 運(yùn)行 需 求的RAM和ROM少，這是因?yàn)長(zhǎng)wIP協(xié)議棧實(shí)現(xiàn)四層協(xié)議將網(wǎng)絡(luò)接口層、網(wǎng)絡(luò)層和傳輸層放在一個(gè)進(jìn)程中處理，所以協(xié)議層之間處理的實(shí)時(shí)性更好，內(nèi)存資源占用更少。

3 實(shí)驗(yàn)驗(yàn)證

對(duì)上述數(shù)據(jù)處理思想進(jìn)行實(shí)驗(yàn)驗(yàn)證。從16 通道中選擇4個(gè)通道接入不同的傳感器串，上位機(jī)接收到待測(cè)傳感器的數(shù)據(jù)如圖9所示，沒(méi)有接傳感器的通道數(shù)據(jù)均為0（除通道數(shù)外），接入傳感器的通道有通道數(shù)、峰的包絡(luò)和峰極大值點(diǎn)坐標(biāo)等數(shù)據(jù)，并且每個(gè)通道中峰的數(shù)目與接入的傳感器串相符，表明基于FPGA 的光纖傳感解調(diào)數(shù)據(jù)處理系統(tǒng)成功采集到了多通道數(shù)據(jù)，并把16 通道總的7500×16個(gè)全光譜數(shù)據(jù)壓縮為7500個(gè)，減小了數(shù)據(jù)量，提高了系統(tǒng)的效率。從圖9 中通道3 數(shù)據(jù)的放大圖可以清楚地看到，通道3 光譜中有效峰有3個(gè)。每個(gè)峰取峰的41 點(diǎn)包絡(luò)和相應(yīng)的峰極大值點(diǎn)坐標(biāo)數(shù)據(jù)發(fā)送至上位機(jī)，為驗(yàn)證尋峰程序的準(zhǔn)確性，單獨(dú)采集通道3傳感器的原始光譜圖，如圖10所示。圖9 與圖10 中峰的坐標(biāo)、光強(qiáng)等信息相符，表明通過(guò)基于FPGA 的尋峰模塊，準(zhǔn)確地提取了光譜的有效峰值數(shù)據(jù)，為光纖傳感解調(diào)系統(tǒng)的實(shí)時(shí)數(shù)據(jù)處理提供了可靠支撐。

圖9 上位機(jī)接收的16通道數(shù)據(jù)Fig.9 16-channel data received by upper computer

圖10 通道3傳感器的原始光譜圖Fig.10 Original spectrum of channel 3 sensor

4 結(jié)論

針對(duì)光纖傳感測(cè)試領(lǐng)域中組網(wǎng)測(cè)試采集量大的問(wèn)題，設(shè)計(jì)了一套基于FPGA 的大數(shù)據(jù)量實(shí)時(shí)處理系統(tǒng)，利用FPGA 驅(qū)動(dòng)AD 芯片對(duì)16 個(gè)通道傳感器光譜和一個(gè)校準(zhǔn)傳感器光譜進(jìn)行采集，之后將光譜的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)輸入FPGA，利用FPGA 中的尋峰模塊從大量光譜數(shù)據(jù)中選取有效數(shù)據(jù)，減少了傳輸?shù)臄?shù)據(jù)量，并通過(guò)交叉讀寫(xiě)緩存保證數(shù)據(jù)傳輸?shù)倪B續(xù)性，將篩選后的有效數(shù)據(jù)發(fā)送至上位機(jī)。經(jīng)實(shí)驗(yàn)證明，該系統(tǒng)能夠高效、可靠地滿足基于光譜采集的多通道光纖傳感解調(diào)數(shù)據(jù)處理要求，具有重要技術(shù)借鑒價(jià)值。