連接器信號串?dāng)_優(yōu)化淺析

劉興平，左 靜，陳 惠，王 超，岳明旗

(四川華豐科技股份有限公司，四川綿陽，621000)

1 引言

近年來，隨著技術(shù)發(fā)展，消費者對產(chǎn)品的傾向越來越小，速率越來越高，在這種情況下，就必須更加注意電路中串?dāng)_現(xiàn)象。對產(chǎn)品信號完整性的要求越來越高，解決信號完整性問題關(guān)系到信號速率是否能夠再次提升，以滿足市場的需求。

通常SI工程師在產(chǎn)品研發(fā)階段，經(jīng)常會遇到各種各樣的信號完整性問題，就拿高速連接器來說，因為連接器結(jié)構(gòu)復(fù)雜，所以串?dāng)_優(yōu)化也是最困難的，本文通過解析串?dāng)_原理及借用實際工作中經(jīng)驗提出了優(yōu)化串?dāng)_的常用手段。

2 串?dāng)_產(chǎn)生的原因

串?dāng)_指的是當(dāng)信號傳輸過程中，電磁能量耦合到其他了其他的傳輸線上，而這個耦合能量是不期望的能量。串?dāng)_在數(shù)字鏈路中普遍存在，包括芯片、PCB、連接器、電纜等。串?dāng)_將會通過改變線路的傳輸特性來影響信號完整性以及時序特征，也會將噪聲耦合入傳輸線，這將損害信號完整性減少噪聲裕量。

2.1 互感和互容

從電路角度看，串?dāng)_是由于臨近兩導(dǎo)體之間的互感和互容引起，這兩種現(xiàn)象都是在線路間通過磁場(互感作用)和電場(互容作用)耦合能量產(chǎn)生的[1]。

感性耦合是由于干擾源上的電流變化產(chǎn)生的磁場在被干擾對象上引起感應(yīng)電壓從而導(dǎo)致的電磁干擾，如圖1.

圖1 互感耦合原理

互感是引起串?dāng)_的兩個重要因素之一,互感系數(shù)LM標(biāo)志了一根驅(qū)動傳輸線通過磁場對另外一根傳輸線產(chǎn)生感應(yīng)電流的程度。從本質(zhì)上來說,如果“受害線”和“侵略線”的距離足夠接近,以至于侵略線產(chǎn)生的磁場將受害線包圍其中，如圖2,則在受侵略的傳輸線上將會產(chǎn)生感應(yīng)電流,而這個通過磁場耦合產(chǎn)生的電流在電路模型中就通過互感參數(shù)來表征。

圖2 傳輸線磁場及電場耦合

互感 LM的作用下,將根據(jù)侵略線上的電流變化率而在受害線上引起一定的噪聲,噪聲電壓的大小與電流變換率成正比,通?？捎上铝泄?1)來計算[2]:

△υL=Lm di/dt

(1)

由于感應(yīng)噪聲正比于信號的變化率,互感在高速數(shù)字電路的應(yīng)用中顯得尤為重要。

容性耦合是干擾源上的電壓變化在被干擾對象上引起感應(yīng)電流從而導(dǎo)致的電磁干擾，如圖3.

圖3 互容耦合原理

互容是引起串?dāng)_的另外一個重要因素,互容是兩導(dǎo)體間簡單的電場耦合,這種耦合在電路模型中以互容的形式表現(xiàn)出來?；ト軨m將產(chǎn)生一個與侵略線上電壓變換率成正比的噪聲電流到受害線，通?？梢杂上铝泄?2)來計算:

△iC= Cmdv/dt

(2)

同樣，感應(yīng)噪聲也是正比于信號的變化率,說明互容也是非常重要的。

2.2 近端串?dāng)_與遠(yuǎn)端串?dāng)_

容性耦合和感性耦合總是同時發(fā)生的,受害線上同時包含了容性耦合電流與感性耦合電流。在兩根信號線耦合較弱時,總串?dāng)_近似為容性串?dāng)_與感性串?dāng)_的累加。受害線上與攻擊信號傳播方向相反的一端稱為近端,與攻擊信號傳播方向相同的一端稱為遠(yuǎn)端。由于兩種耦合,在受害線的近端產(chǎn)生的串?dāng)_稱為近端串?dāng)_,記為VNEXT,在受害線的遠(yuǎn)端產(chǎn)生的串?dāng)_稱為遠(yuǎn)端串?dāng)_,記為VFEXT。圖4直觀地顯示了兩種耦合電流的產(chǎn)生、流動方向、近端串?dāng)_和遠(yuǎn)端串?dāng)_以及它們之間的關(guān)系。

圖4 近端串?dāng)_與遠(yuǎn)端串?dāng)_

從串?dāng)_的產(chǎn)生可以得知，串?dāng)_主要是因為互感和互容耦合引起，互感和互容為串?dāng)_提供了攻擊路徑，所以優(yōu)化串?dāng)_應(yīng)該從耦合上做文章。

3 降低串?dāng)_的常用手法

3.1 增大平行走線間距

對于串?dāng)_來講，增大平行線走線間距是改善串?dāng)_最直接也是最有效的方式，由于串?dāng)_的來源主要是容性耦合和感性耦合，如圖2，拉大走線間距能有效減少走線間的互容和互感，從而減小串?dāng)_。

如圖5所示，建立一個帶狀線模型，保持其他變量不變，分別設(shè)置間距S1值為10mil、20mil、30mil，對比不同間距串?dāng)_值。

圖5 帶狀線串?dāng)_模型

串?dāng)_仿真結(jié)果如圖6所示。

圖6 不同間距串?dāng)_仿真結(jié)果

由圖6可知，隨著間距S1不斷增大，串?dāng)_將不斷減小，這也符合串?dāng)_的產(chǎn)生原理，所以增大走線間距是減小串?dāng)_的最有效方式。

3.2 增加保護(hù)地線

串?dāng)_的路徑是容性耦合和感性耦合，我們需要明白的是只要是金屬與金屬之間就會產(chǎn)生耦合電感和耦合電容，距離近的耦合大，距離遠(yuǎn)的耦合小。同樣，增加保護(hù)地線，實際上就是提供了信號與保護(hù)地的耦合路徑，串?dāng)_遵循哪兒電容大去兒，哪兒電感小去哪兒的規(guī)律，所以理論上增加保護(hù)地線，將會減小串?dāng)_耦合。

a．我們按差分信號間距4mm建立模型，當(dāng)間距不變情況下，在差分信號中間增加會留地GND，仿真對比串?dāng)_差異，如圖7所示。

圖7 兩種不同的串?dāng)_模型

串?dāng)_仿真結(jié)果：

圖8 是否帶保護(hù)地仿真結(jié)果對比

按圖8仿真結(jié)果，增加保護(hù)地能夠減小串?dāng)_，這就是我們經(jīng)?？吹礁咚傩盘柖紟в斜Ｗo(hù)地的原因，因為空間原因，當(dāng)信號間間距不能再增大時，增加保護(hù)地是一個改善串?dāng)_的有效方式。

通過上述理論，我們知道增加回流地會減小串?dāng)_，我們廠家的PCB板會使用完整的參考平面，這將繼續(xù)增大信號與地的耦合，依據(jù)理論，耦合能量會向電容大和電感小的地方前進(jìn)，則使用完整參考平面將會進(jìn)一步減小串?dāng)_。

b．在CASE1和case2的基礎(chǔ)上，我們增加一個距離信號0.25mm的參考平面，如圖9，對比串?dāng)_值。

圖9 加屏蔽的串?dāng)_模型

串?dāng)_仿真結(jié)果如圖10所示。

圖10 加屏蔽仿真結(jié)果對比

從圖10仿真結(jié)果可以看出，當(dāng)增加屏蔽后，CASE3和CASE4的串?dāng)_都比不增加屏蔽效果好，且兩種方式串?dāng)_值基本重合，所以增加屏蔽接地能有效的降低串?dāng)_。

CASE3和CASE4的仿真結(jié)果雖然重合，但并不代表所有的情形，因為文中仿真只到10GHz，所以不代表更高頻段結(jié)果，按照設(shè)計經(jīng)驗更高頻段將會體現(xiàn)出差異值。要想保證CASE4中的串?dāng)_更好，需要保護(hù)地搭接點數(shù)量夠多且密度大，一般需要遵循搭接點距離小于λ/4。對于搭接點過少，且信號速率變得更高的時候，增加保護(hù)地線將會起到相反的效果，會導(dǎo)致串?dāng)_變差且出現(xiàn)諧振，還比不上CASE3，其結(jié)果將會類似后面的CASE5情形，所以使用CASE4需要重點關(guān)注。事實上，當(dāng)在更高速率的產(chǎn)品設(shè)計時，CASE4將會給高頻段串?dāng)_帶來更好的結(jié)果，前提是設(shè)計時能提供更多更密的搭接點。

我們注意到，帶保護(hù)地線與屏蔽有兩個點首尾搭接，如果不搭接是否會影響串?dāng)_呢？我們按一下建模再分析。

c．在CASE2基礎(chǔ)上，建立CASE5保護(hù)地線首尾不增加搭接點，CASE6整個保護(hù)地線全部搭接，如圖11，建立模型仿真。

圖11 保護(hù)地與屏蔽搭接點串?dāng)_模型

串?dāng)_仿真結(jié)果如圖12所示。

圖12 保護(hù)地與屏蔽搭接點仿真結(jié)果對比

從如圖12中可以看出，當(dāng)保護(hù)地和屏蔽無搭接時，串?dāng)_將會惡化，而仿真中的保護(hù)地首尾相連CASE2、無保護(hù)地CASE3以及保護(hù)地與屏蔽全搭接CASE6的仿真可以看出，串?dāng)_基本一致，這是因為信號耦合到保護(hù)地上時，當(dāng)保護(hù)地搭接點數(shù)量足夠時，會給耦合回流提供最短路徑，保護(hù)地上的信號回流會以最短時間最短路徑回到屏蔽上，所以表征出的串?dāng)_結(jié)果相差不大，當(dāng)然，保護(hù)地與屏蔽的搭接點應(yīng)遵循規(guī)律，搭接點與點的距離最好小于λ/4,λ為入射波的波長。

我們在進(jìn)行高速連接器走線設(shè)計時，應(yīng)盡量避免出現(xiàn)CASE5情況，當(dāng)保護(hù)地與屏蔽未搭接時，信號的回流路徑將被一分為二，而耦合到保護(hù)地上的回流將需要繞到更遠(yuǎn)的地方才能回到屏蔽上，這就直接導(dǎo)致了串?dāng)_變差，嚴(yán)重的將會產(chǎn)生諧振，影響信號完整性。

由以上案例可知，信號速率越高，回流地的設(shè)計將會起到至關(guān)重要的作用，特別上現(xiàn)在連接器越來越高密度且小型化。

3.3 最小化平行走線長度

我們見得最多的走線是平行走線，因為能節(jié)約空間進(jìn)行更多信號的布局。按照電磁場理論，串?dāng)_是因為互感和互容，如果兩條信號線互相垂直，磁感線耦合到另一信號線上的機會將會非常的小，如圖13，串?dāng)_也會很小。如果條件允許空間阻抗，是否可以帶角度布線或者垂直布線呢，其實同平面采用這種方式基本不可行，特別是連接器，垂直走線將會使空間利用率極低，還不如將信號線間距拉大。由于PCB走線不同層可實現(xiàn)垂直布線，可以使用該方法降低層間串?dāng)_。

圖13 耦合線

3.4 阻抗匹配

對于高速數(shù)字信號傳輸，如果阻抗不匹配，就會發(fā)生反射。同理，當(dāng)信號沿傳輸線傳播時，遇到阻抗不匹配，則會發(fā)生反射，而反射的信號同樣會耦合到受害線端，造成串?dāng)_增加，傳輸線上的阻抗不匹配處往往會發(fā)生多次反射，周而復(fù)始，直至幅度衰減為0，如下圖14為反射過程。

圖14 串?dāng)_反射

建立一組仿真模型，一組傳輸線阻抗匹配P1，一組增加兩個不匹配點P2，如下圖15，觀察其串?dāng)_結(jié)果。

圖15 阻抗模型

其串?dāng)_仿真結(jié)果如圖16所示。

圖16 阻抗及串?dāng)_對比

由圖16可知，阻抗不匹配的P2模型隨著頻率增加，串?dāng)_呈明顯的上升趨勢，而阻抗匹配的串?dāng)_增長比較緩慢，所以阻抗匹配有助于改善串?dāng)_。

I.保持回流地平面完整

高速連接器及PCB設(shè)計中經(jīng)常會用到完整的屏蔽片作回流地，連接器由于沖制加工等因素，屏蔽片的形狀經(jīng)常會有掏空部分，PCB因為過孔反焊盤及阻抗匹配，也會存在掏空部分。這些空洞會使電磁場的耦合泄露到相鄰的信號線，從而產(chǎn)生串?dāng)_，特別是對于高速背板的相鄰層，對串?dāng)_的影響尤其明顯。

建立一個相鄰層的模型，如圖17，模型a為相鄰層不掏空，模型b為相鄰層屏蔽增加兩個空洞，仿真對比串?dāng)_大小。

圖17 相鄰層屏蔽模型

串?dāng)_仿真結(jié)果：

圖18 屏蔽對比仿真結(jié)果

由仿真結(jié)果可知屏蔽完整的a模型串?dāng)_非常好，曲線光滑，而b模型走線兩側(cè)增加空洞后串?dāng)_明顯變差，且在25G左右出現(xiàn)諧振。可見屏蔽完整性會影響串?dāng)_。

II.使用介電常數(shù)更低的絕緣材料

就介電常數(shù) E ,本身來說,對串?dāng)_的影響微乎其微。對于圖19所示的橫截面積尺寸,當(dāng)介電常數(shù)為4.2時,阻抗約為50Ω。如果不考慮阻抗控制,保持橫截面幾何結(jié)構(gòu)不變,僅僅換成介電常數(shù)為3.4的板材,容性相對耦合度與感性相對耦合度變化趨勢如圖20所示，橫軸表示介電常數(shù),縱軸表示相對耦合度。圖21為結(jié)構(gòu)完全一致，只是改變了介電常數(shù)的串?dāng)_仿真值，可以看出串?dāng)_基本沒什么變化，介電常數(shù)的變化對于相對耦合度幾乎沒有影響。因此，介電常數(shù) E ,本身并不影響串?dāng)_的大小[2]。

圖19 層疊結(jié)構(gòu)

圖20 相對耦合度與介電常數(shù)

當(dāng)使用小介電常數(shù)的板材時,為了阻抗控制,必須使用更薄的介質(zhì),介電常數(shù)為3.4時,為了阻抗保持為50歐姆,需要修改橫截面尺寸,如圖21所示,介質(zhì)變薄。此時相對耦合度如圖22所示。介電常數(shù)為3.4時,相對耦合度明顯減??；使用介電常數(shù)較小的板材,其串?dāng)_明顯減小。

圖21 結(jié)構(gòu)相同介電常數(shù)不同的串?dāng)_值

圖22 介質(zhì)變薄層疊結(jié)構(gòu)

圖23 阻抗控制的相對耦合度

介電常數(shù)本身不影響串?dāng)_，但是因為阻抗匹配，使用低介電常數(shù)因為阻抗匹配會拉近信號與地的耦合，因此間接的降低了串?dāng)_。

4 結(jié)束語

對于高速類產(chǎn)品，串?dāng)_的優(yōu)化是極其重要的部分，本文通過電磁場理論衍生到實際仿真應(yīng)用，著重描述了串?dāng)_的產(chǎn)生及優(yōu)化方式，為高速連接器及PCB設(shè)計串?dāng)_優(yōu)化提供一些改進(jìn)方向。