應(yīng)用于高精度模數(shù)轉(zhuǎn)換器的乘法數(shù)模單元模塊研究*

邵 杰，唐 路,2

（1.東南大學(xué)微電子學(xué)院，南京210096；2.東南大學(xué)信息科學(xué)與工程學(xué)院，南京210096）

1 引言

模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter,ADC）是現(xiàn)代電子系統(tǒng)的關(guān)鍵模塊。近年來，隨著電子技術(shù)的發(fā)展，信號(hào)測(cè)量、電子通信等領(lǐng)域?qū)τ贏DC的精度、速度、功耗等性能有著越來越高的要求。自20世紀(jì)70年代起，各種有優(yōu)勢(shì)的ADC架構(gòu)被相繼提出，如Sigma-Delta-ADC、 逐 次 逼 近 型（Successive Approximation Type，SAR）ADC、流水線型（Pipeline）ADC等，Sigma-Delta-ADC架構(gòu)目前應(yīng)用很廣，尤其是在高分辨率ADC設(shè)計(jì)上，這種調(diào)制型的ADC架構(gòu)使用過采樣算法實(shí)現(xiàn)有限脈沖響應(yīng)或者無限脈沖響應(yīng)數(shù)字濾波器，雖然能實(shí)現(xiàn)極高的分辨率但是信號(hào)輸出會(huì)產(chǎn)生延時(shí)。SAR-ADC一般應(yīng)用在中等采樣速率中，在高分辨率應(yīng)用下，成本較大且模擬信號(hào)在進(jìn)行轉(zhuǎn)換之前需要配套的調(diào)理電路，這又會(huì)進(jìn)一步增加成本。因此相對(duì)于Sigma-Delta-ADC和SAR-ADC，Pipeline-ADC在高速高精度應(yīng)用場(chǎng)合更受青睞[1-2]。

Pipeline-ADC的基本原理是將總精度N分配到若干個(gè)流水線子轉(zhuǎn)換級(jí)中，每個(gè)流水線子轉(zhuǎn)換級(jí)負(fù)責(zé)部分精度的轉(zhuǎn)換，同時(shí)將余差信號(hào)放大相應(yīng)的倍數(shù)輸出給下一級(jí)進(jìn)行轉(zhuǎn)換，各級(jí)轉(zhuǎn)換出的數(shù)字信號(hào)經(jīng)過延遲對(duì)準(zhǔn)后送到數(shù)字校正電路進(jìn)行處理，處理完成后輸出最終的數(shù)字碼。乘法數(shù)模單元（Multiplying Digital-to-Analog Converter,MDAC）在Pipeline-ADC中起著余差放大的作用，顯然，在多級(jí)Pipeline-ADC中，第一級(jí)MDAC對(duì)性能的要求是最高的[3]。

本文提出一種可以應(yīng)用在高精度Pipeline-ADC中的首級(jí)高性能MDAC電路設(shè)計(jì)方法。該ADC采用無采保結(jié)構(gòu)，首級(jí)流水線子轉(zhuǎn)換級(jí)精度為4 bit，要求第一級(jí)MDAC有14 bit的有效精度。

2 MDAC的工作原理和誤差分析

本文設(shè)計(jì)的MDAC電路以及時(shí)序如圖1所示，這是典型的開關(guān)電容電路，CS和CF在采樣階段都起到采樣電容的作用，反饋階段利用CF將電路接成負(fù)反饋形式，CS底極板接共模電壓，頂極板接固定參考電壓，利用電荷守恒原理就可以實(shí)現(xiàn)余差放大的功能[3]。

圖1 MDAC電路結(jié)構(gòu)以及時(shí)序示意圖

后級(jí)子轉(zhuǎn)換級(jí)的最大轉(zhuǎn)換精度是總精度減去前級(jí)已轉(zhuǎn)換精度，所以開關(guān)電容電路性能的優(yōu)劣會(huì)直接影響到整個(gè)ADC系統(tǒng)。開關(guān)電容電路交替工作在采樣和放大兩個(gè)相位，不同階段的噪聲和誤差來源有所差異。在采樣相，熱噪聲是影響采樣精度的主要因素，而在放大相，跨導(dǎo)放大器（Operational Transconductance Amplifier,OTA）的建立精度、增益以及本身的噪聲都會(huì)對(duì)MDAC的動(dòng)態(tài)范圍（Dynamic Range,DR）產(chǎn)生影響。文獻(xiàn)[4]分別對(duì)開關(guān)電容電路的采樣相和放大相建模，分析了開關(guān)電容電路中開關(guān)以及OTA的輸出噪聲。采樣相積累的噪聲在放大相等效到輸出端可以表示為：

其中k是玻爾茲曼常數(shù)，T為溫度，qX是OTA輸入端積累的噪聲電荷，Cpar是OTA輸入端寄生電容。式（2）、（3）分別表示在放大相開關(guān)和OTA產(chǎn)生的噪聲：

其中Rsn是開關(guān)的導(dǎo)通電阻，Req是OTA輸出端等效電阻，Ceq是OTA輸出端等效電容，γ是過量噪聲因數(shù)，一般取值在1~2之間，Gm是OTA的跨導(dǎo)，β是電路的反饋系數(shù)。將開關(guān)產(chǎn)生的噪聲和OTA產(chǎn)生的噪聲相比可以得到：

因此，在設(shè)計(jì)開關(guān)電容電路時(shí)，開關(guān)的導(dǎo)通電阻要盡可能小于OTA的1/Gm，這樣開關(guān)在放大相的影響是可以忽略的。

基于CMOS工藝設(shè)計(jì)的開關(guān)存在電荷注入、時(shí)鐘饋通以及導(dǎo)通電阻非線性等非理想因素，通過底極板采樣技術(shù)以及選用全差分架構(gòu)可以有效降低電荷注入、時(shí)鐘饋通帶來的影響。針對(duì)導(dǎo)通電阻的非線性，無采保結(jié)構(gòu)（SHA-Less）Pipeline-ADC的第一級(jí)MDAC會(huì)選擇柵壓自舉開關(guān)（Bootstrap）來降低開關(guān)導(dǎo)通電阻非線性帶來的影響[5]。

3 關(guān)鍵電路設(shè)計(jì)

3.1 跨導(dǎo)放大器關(guān)鍵參數(shù)的選取

為了保證轉(zhuǎn)換精度，第一級(jí)MDAC的靜態(tài)建立誤差需要小于剩余轉(zhuǎn)換精度的1/2最低有效位(Least SignificantBit,LSB)，因此OTA的開環(huán)增益應(yīng)滿足：

考慮工藝偏差，實(shí)際設(shè)計(jì)中在理論值基礎(chǔ)上預(yù)留10~20dB裕度，OTA開環(huán)增益指標(biāo)定為130dB。此外，動(dòng)態(tài)建立誤差也需要小于剩余轉(zhuǎn)換精度的1/2LSB。MDAC的動(dòng)態(tài)建立過程包括大信號(hào)和小信號(hào)建立兩部分。圖2（a）是反饋網(wǎng)絡(luò)中信號(hào)建立的示意圖，其中VOV是OTA輸入管的過驅(qū)動(dòng)電壓。當(dāng)輸入一個(gè)階躍信號(hào)時(shí)，剛開始階段反饋網(wǎng)絡(luò)還沒有完成建立，此時(shí)OTA處于大信號(hào)建立階段，在Vx進(jìn)入線性范圍之后，環(huán)路建立完成，系統(tǒng)進(jìn)入小信號(hào)建立階段，也稱之為線性建立。

一般情況下，設(shè)計(jì)者會(huì)通過增大靜態(tài)電流來提高壓擺率，進(jìn)而減小大信號(hào)建立時(shí)間，但是這在很大程度上增加了電路的功耗。事實(shí)上在很多開關(guān)電容電路中，只需要在采樣階段最后時(shí)刻系統(tǒng)的建立精度能達(dá)到要求即可。從圖2（b）可知，雖然大信號(hào)建立和線性建立的形式不同，但趨勢(shì)上是一致的，所以大信號(hào)建立的時(shí)間可以統(tǒng)一到線性建立過程中[6]。

圖2 信號(hào)建立

將線性建立的表達(dá)式修改成式（6），其中t1是大信號(hào)建立等效成小信號(hào)建立的時(shí)間，t2是實(shí)際大信號(hào)建立時(shí)間。

由于系統(tǒng)是連續(xù)變化的，線性建立最初時(shí)刻的斜率等于壓擺率，聯(lián)立這兩個(gè)關(guān)系式可以計(jì)算得到t1，進(jìn)而得到此時(shí)的電壓，最后通過壓擺率反推出實(shí)際的大信號(hào)建立時(shí)間t2。

已知系統(tǒng)采樣率為20MHz，占空比為50%，負(fù)載電容CL為8pF，最大差分輸出擺幅為4.8V。MDAC要在25ns內(nèi)完成信號(hào)的建立，通過式（6）（7）可以計(jì)算出系統(tǒng)所需的最大時(shí)間常數(shù)τ以及最小靜態(tài)電流。折中考慮后系統(tǒng)3dB帶寬取100MHz，靜態(tài)電流取30mA，反饋系數(shù)β取1/10，則OTA開環(huán)單位增益帶寬需要1GHz。

通過前文對(duì)MDAC系統(tǒng)誤差的分析，當(dāng)開關(guān)導(dǎo)通電阻遠(yuǎn)小于OTA跨導(dǎo)Gm時(shí)，放大相系統(tǒng)的噪聲主要由OTA產(chǎn)生。已知后級(jí)轉(zhuǎn)換精度是14bit，所以第一級(jí)MDAC輸出動(dòng)態(tài)范圍至少需要86dB。由式（8）可以計(jì)算出第一級(jí)可以容許的最大輸出噪聲為7.23×10-9V2。

3.2 增益提升型跨導(dǎo)放大器的設(shè)計(jì)

傳統(tǒng)兩級(jí)結(jié)構(gòu)的OTA很難實(shí)現(xiàn)超過130 dB的直流增益，本設(shè)計(jì)采用了改進(jìn)的兩級(jí)放大器，其中第一級(jí)使用了增益提升（Gain Boost）技術(shù)，Gain Boost技術(shù)的兩級(jí)放大器如圖3所示，其中共模反饋以及偏置電路沒有給出。

圖3 使用Gain Boost技術(shù)的兩級(jí)放大器

采用密勒補(bǔ)償實(shí)現(xiàn)主次極點(diǎn)分離，從而使系統(tǒng)穩(wěn)定。但密勒補(bǔ)償帶來的右半平面零點(diǎn)會(huì)嚴(yán)重影響系統(tǒng)的相位裕度，通過加入調(diào)零電阻調(diào)整零點(diǎn)的位置，可以改善相位裕度。

補(bǔ)償電容的大小除了影響系統(tǒng)穩(wěn)定性，還和系統(tǒng)的動(dòng)態(tài)范圍有關(guān)[7]。使用密勒補(bǔ)償?shù)膬杉?jí)運(yùn)放構(gòu)成的開關(guān)電容電路輸出噪聲可以近似表示為：

綜合考慮系統(tǒng)的帶寬、穩(wěn)定性和噪聲特性，補(bǔ)償電容CC取30 pF。使用調(diào)零電阻RZ后，系統(tǒng)右半平面零點(diǎn)可以用式（10）表示，其中g(shù)m23是主運(yùn)放輸入管的跨導(dǎo)。通過式（11）可以計(jì)算出將右半平面零點(diǎn)移到左側(cè)UGB外2倍處需要的RZ大小。

使用增益提升技術(shù)可以有效提升放大器的直流增益，但是在設(shè)計(jì)時(shí)需要特別關(guān)注內(nèi)部環(huán)路的穩(wěn)定性問題。由于輔助運(yùn)放的輸出端會(huì)產(chǎn)生一個(gè)零極對(duì)，這會(huì)對(duì)整個(gè)環(huán)路的信號(hào)建立產(chǎn)生惡劣影響。對(duì)于零極對(duì)的處理方式是將輔助運(yùn)放的單位增益帶寬設(shè)置在環(huán)路3 dB帶寬和系統(tǒng)非主極點(diǎn)之間，內(nèi)部環(huán)路相對(duì)于主環(huán)路可以更快地建立，這樣主環(huán)路帶寬內(nèi)就不會(huì)受到零極對(duì)的影響。如圖3虛線框內(nèi)所示，為了方便優(yōu)化輔助運(yùn)放的帶寬，可以在主運(yùn)放的輸出端加上旁路電容對(duì)內(nèi)部帶寬進(jìn)行調(diào)整，這兩個(gè)額外的電容也可以起到降低噪聲的濾波作用[8-9]。

在評(píng)估Gain Boost結(jié)構(gòu)的噪聲特性時(shí)，可以在傳統(tǒng)兩級(jí)放大器輸出噪聲的基礎(chǔ)上預(yù)留10%的冗余。使用了Gain Boost技術(shù)的兩級(jí)放大器的噪聲主要由輸入對(duì)管以及負(fù)載電流源管產(chǎn)生，已知共源極電路每單位帶寬的輸入?yún)⒖荚肼暈椋?/p>

其中RD是漏端電阻，K是一個(gè)與工藝有關(guān)的常量，數(shù)量級(jí)為10-25V2·F，WL是晶體管的寬長(zhǎng)，f表示頻率。在低噪聲OTA設(shè)計(jì)中，輸入管跨導(dǎo)要盡可能大，電流源管跨導(dǎo)要盡可能小。為了抑制輔助運(yùn)放帶來的噪聲可以適當(dāng)增大輔助運(yùn)放的帶寬，再利用旁路電容進(jìn)行濾波以及調(diào)整輔助環(huán)路帶寬。

4 仿真結(jié)果

本設(shè)計(jì)采用0.18μm 5 V/1.8 V CMOS工藝，使用Spectre和Calibre進(jìn)行后仿驗(yàn)證。第一級(jí)最大差分輸出擺幅是4.8 V，將輸入信號(hào)擺幅控制在Sub-ADC一個(gè)判別區(qū)間之內(nèi)，從而可以單獨(dú)對(duì)MDAC做快速傅里葉變換（Fast Fourier Transform,FFT）。

本文設(shè)計(jì)的MDAC電路的頻率響應(yīng)如圖4所示，其低頻環(huán)路增益為133 dB，單位增益帶寬為97.15 MHz，相位裕度為83.25°。

圖4 頻率響應(yīng)

表1列出了第一級(jí)MDAC在放大相位的主要噪聲來源。與前文理論分析一致，差分輸入對(duì)管產(chǎn)生了最主要的噪聲，其次是第一級(jí)的電流源管以及第二級(jí)的差分輸入管和電流源管。第一級(jí)在放大相位一共產(chǎn)生6×10-9V2噪聲，達(dá)到設(shè)計(jì)指標(biāo)。

表1 主要噪聲分布情況

在溫度為27℃、TT工藝角下，輸入5MHz正弦波信號(hào)，MDAC瞬態(tài)仿真結(jié)果如圖5（a）所示，512點(diǎn)FFT結(jié)果如圖5（b）所示。SNR為84.4dB，ENOB為13.83bit，SFDR為97.6dBc，THD為－94.7dB，基本達(dá)到設(shè)計(jì)指標(biāo)。MDAC的版圖如圖6所示，為了保證電路盡可能對(duì)稱，版圖采用完全對(duì)稱布局，開關(guān)電容陣列分布在運(yùn)放兩側(cè)，其中采樣電容和反饋電容使用交叉匹配放置，差分輸入對(duì)管以及采樣電容等關(guān)鍵器件使用了Dummy管以及Dummy電容來減小工藝帶來的失配。

圖5 時(shí)域頻域仿真結(jié)果

表2總結(jié)了本設(shè)計(jì)在部分工藝角和溫度組合條件下的性能參數(shù)，不同工藝角和溫度下本設(shè)計(jì)的性能相對(duì)穩(wěn)定，有足夠的穩(wěn)健性。表3將本研究設(shè)計(jì)的高精度Pipeline-ADC和國(guó)內(nèi)一些同類型的高精度Pipeline-ADC進(jìn)行了比較，從表中可以看出，本設(shè)計(jì)在動(dòng)態(tài)性能和轉(zhuǎn)換精度上都有一定的優(yōu)勢(shì)。

圖6MDAC版圖

表2 不同工藝腳、溫度下的性能參數(shù)

表3 本文與此前研究成果性能對(duì)比

5 結(jié)論

本文設(shè)計(jì)了一款應(yīng)用于18 bit 20 MS/s無采保高精度Pipeline-ADC的MDAC模塊，分析了電路的誤差來源，從減小靜態(tài)、動(dòng)態(tài)誤差以及晶體管噪聲的角度對(duì)MDAC的設(shè)計(jì)提出了建議。

通過和同類型設(shè)計(jì)進(jìn)行比較，本設(shè)計(jì)在轉(zhuǎn)換精度、線性度等性能上有一定優(yōu)勢(shì)，但同時(shí)也存在一些待優(yōu)化的地方，主要有以下兩個(gè)方面：首先是功耗較大，雖然本設(shè)計(jì)在靜態(tài)電流大小以及補(bǔ)償電容、采樣電容等關(guān)鍵參數(shù)的選取上已經(jīng)做了折中，但是在更注重低功耗設(shè)計(jì)的今天，本設(shè)計(jì)的功耗仍相對(duì)較大；其次，實(shí)際ADC系統(tǒng)中的噪聲來源更為復(fù)雜和多樣，比如時(shí)鐘抖動(dòng)、基準(zhǔn)誤差以及PCB板的電磁干擾，所以MDAC電路設(shè)計(jì)需要更多噪聲冗余空間。針對(duì)這兩個(gè)問題，利用數(shù)字校準(zhǔn)技術(shù)以及更為合理的版圖布局來解決是十分重要的研究方向。