基于高精度電流源的10 bit電流舵DAC

潘 誠(chéng)，雷倩倩，高宇飛，于 鵬，馮 松

（1.西安工程大學(xué)理學(xué)院，陜西西安 710000；2.深圳市紐瑞芯科技有限公司，廣東深圳 518000）

數(shù)模轉(zhuǎn)換器(Digital to Analog Converter，DAC)可以將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，廣泛應(yīng)用于音視頻信號(hào)處理以及網(wǎng)絡(luò)通信等領(lǐng)域[1-2]。不同的應(yīng)用領(lǐng)域?qū)AC 的性能要求也不同，但由于DAC 的精度決定了所能接收到模擬信號(hào)的準(zhǔn)確程度，因此，精度成為了研究的重點(diǎn)。目前，高精度DAC 的主流架構(gòu)有Sigma-Delta 型和電流舵型兩種，Sigma-Delta 型DAC擁有很高的精度，但所處理的信號(hào)頻率較低，適用于低頻率的音頻處理[3]；電流舵型DAC 擁有速度快、對(duì)寄生參數(shù)不敏感等優(yōu)點(diǎn)，被廣泛應(yīng)用于通信領(lǐng)域[4]。在傳統(tǒng)的電流舵DAC 中，電流源單元使用共源共柵電流源來(lái)實(shí)現(xiàn)，為了達(dá)到高精度，所用MOS 管的尺寸都很大，從而導(dǎo)致版圖面積過(guò)大[5]。文中采用阻抗增強(qiáng)型共源共柵電流源，在確保性能的前提下，極大地減小了電流源陣列的面積。

1 電路設(shè)計(jì)與分析

1.1 DAC整體架構(gòu)

所設(shè)計(jì)的DAC 整體電路結(jié)構(gòu)如圖1 所示，包括譯碼器、同步時(shí)鐘、開(kāi)關(guān)陣列、電流源陣列4 部分。DAC 使用分段式電流舵結(jié)構(gòu)[4]，高6 位采用溫度計(jì)碼控制電流源單元，低4 位采用二進(jìn)制碼控制電流源單元，這樣既可以避免DAC 最高位(Most Significant Bit,MSB)和最低位(Least Significant Bit,LSB)分別控制的輸出電流值相差較大，導(dǎo)致DAC 的線性度變差，又可以避免引入過(guò)多的電流源單元，導(dǎo)致版圖面積變大[6-7]。譯碼器將輸入的高6 位二進(jìn)制碼轉(zhuǎn)換為63 位溫度計(jì)碼，同步時(shí)鐘控制高63 位溫度計(jì)碼和低4 位二進(jìn)制碼同時(shí)到達(dá)開(kāi)關(guān)陣列，以避免輸入碼的不同步導(dǎo)致開(kāi)關(guān)提前導(dǎo)通，對(duì)DAC的整體性能造成影響。根據(jù)不同的控制字輸入來(lái)控制差分開(kāi)關(guān)管Kia、Kib(i=1,2,…,67)的導(dǎo)通和關(guān)斷，以此分配差分輸出支路的總電流，并通過(guò)負(fù)載電阻R將電流轉(zhuǎn)換為電壓輸出，實(shí)現(xiàn)數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。

圖1 DAC系統(tǒng)框圖

1.2 電流源單元的分析與設(shè)計(jì)

電流源單元是電流舵型DAC 的核心電路，其性能的好壞對(duì)DAC 電路的靜態(tài)性能有著重要的影響。電流舵型DAC 的積分非線性(Idaho National Laboratory，INL)和無(wú)雜散動(dòng)態(tài)范圍(Spurious-Free Dynamic Range，SFDR)的表達(dá)式分別為式（1）和式（2）[8]，RL為負(fù)載電阻，R0為電流源單元的輸出阻抗，N為電流源單元個(gè)數(shù)。從式（1）、（2）可以看出，INL和SFDR都與R0有關(guān)，R0越大，DAC的INL越小，SFDR越大。

因此，DAC 中常采用共源共柵結(jié)構(gòu)以實(shí)現(xiàn)大的輸出阻抗，如圖2（a）所示，當(dāng)兩個(gè)NMOS 管都處于飽和區(qū)時(shí)，輸出阻抗表達(dá)式為：

圖2 電流源單元結(jié)構(gòu)

其中，gm1為NMOS1 管的跨導(dǎo)，gmb1為襯偏跨導(dǎo)，ro1、ro2是NMOS1 和NMOS2 的體電阻，共源共柵結(jié)構(gòu)輸出阻抗提升至共源極結(jié)構(gòu)的(gm1+gmb1)ro1倍[9]，提升了DAC 的線性度。但根據(jù)式（3）可知，電流源的Rout1和管子的柵長(zhǎng)成正比，要想增大Rout1，需要增大管子的柵長(zhǎng)，從而使版圖面積增加。為了減小版圖面積并保持大的輸出阻抗，文中在電流舵DAC 中引入了阻抗增強(qiáng)型共源共柵結(jié)構(gòu)，如圖2(b)所示。式（4）給出了阻抗增強(qiáng)型共源共柵結(jié)構(gòu)的輸出阻抗，其中，體電阻ro1、ro2較小，因此可以近似認(rèn)為Rout2比Rout1增大了1+AV倍。文中所設(shè)計(jì)的阻抗增強(qiáng)型共源共柵電流源陣列電路如圖3 所示，通過(guò)在電流源陣列中引入運(yùn)放，從而提高整體的輸出阻抗。

圖3 阻抗增強(qiáng)型電流源陣列

運(yùn)放的輸入B 端連接電流源陣列中共源管的漏端，輸出端連接電流源陣列中共柵管的柵端。通過(guò)改變偏置電壓Vbias，可以調(diào)節(jié)B 端和A 端電壓，合理分配Mai、Mbi(1,2,…,67)的過(guò)驅(qū)動(dòng)電壓，以得到使所有MOS 管穩(wěn)定工作在飽和區(qū)的最小電壓。

1.3 DAC誤差來(lái)源及電流源尺寸設(shè)計(jì)

所設(shè)計(jì)的DAC 誤差主要來(lái)源于系統(tǒng)誤差和隨機(jī)誤差。系統(tǒng)性誤差可以通過(guò)調(diào)整電流源陣列的版圖布局來(lái)減小，而隨機(jī)性誤差與MOS 管的尺寸和面積相關(guān)。式（5）～（7）分別給出了隨機(jī)性失配誤差、微分非線性誤差(Differential Nonlinearity，DNL)和單位電流源面積的關(guān)系[10-14]。

2 仿真結(jié)果及分析

采用SMIC 28 nm CMOS 工藝，利用Cadence Virtuoso 軟件對(duì)DAC進(jìn)行了仿真，DAC的輸入信號(hào)由理想ADC 的輸出替代，將仿真數(shù)據(jù)導(dǎo)入Verilog A描述的Bench 中處理，得到結(jié)果如圖4 所示。

圖4 共源共柵結(jié)構(gòu)仿真結(jié)果

采用共源共柵結(jié)構(gòu)作電流源時(shí)，電路的DNL最大值為0.016 LSB，INL最大值不超過(guò)0.200 LSB。如圖5 所示，當(dāng)引入阻抗增強(qiáng)型共源共柵結(jié)構(gòu)時(shí)，DNL最大值為0.01 LSB，INL最大值不超過(guò)0.06 LSB。由式（1）可知，傳統(tǒng)共源共柵電流源結(jié)構(gòu)面積至少需增加3 倍才能達(dá)到文中所實(shí)現(xiàn)的精度。

圖5 阻抗增強(qiáng)型共源共柵結(jié)構(gòu)仿真結(jié)果

如圖6所示，當(dāng)輸入信號(hào)頻率為1.087 5 MHz，采樣速率為38.4 MS/s時(shí)，DAC的無(wú)雜散動(dòng)態(tài)范圍是65.3 dB。表1 是文中設(shè)計(jì)與其他電流舵型DAC 的性能對(duì)比，與傳統(tǒng)較大工藝尺寸下的電流舵DAC 相比，文中設(shè)計(jì)在較小的功耗下，可以實(shí)現(xiàn)更好的精度；在相同工藝尺寸下，面積減小為傳統(tǒng)工藝尺寸的。

表1 性能指標(biāo)對(duì)比

圖6 SFDR

3 結(jié)論

文中基于SMIC 28 nm CMOS 工藝，設(shè)計(jì)了一個(gè)10 bit 250 MS/s 的DAC。電源電壓0.9 V，滿偏電流1.03 mA，使用Candence Virtuoso 軟件進(jìn)行設(shè)計(jì)和仿真，仿真結(jié)果顯示，DAC 的INL最大值不超過(guò)0.06 LSB，DNL最大值不超過(guò)0.01 LSB，當(dāng)輸入信號(hào)為1.087 5 MHz，采樣速率為38.4 MS/s 時(shí)，無(wú)雜散動(dòng)態(tài)范圍為65.3 dB。