基于性能匹配的SoC 自適應(yīng)電壓調(diào)節(jié)系統(tǒng)

林勝楠，梁利平

（1.中國科學(xué)院 微電子研究所，北京 100029；2.中國科學(xué)院大學(xué)，北京 100049）

理論上電路的最佳運(yùn)行電壓-頻率工作點(diǎn)取決于當(dāng)前的運(yùn)行環(huán)境，包括隨著芯片的集成溫度、壓降、老化、工藝差等，然而，芯片在設(shè)計階段就要考慮最壞情況下的運(yùn)行條件，因此，設(shè)計人員往往在芯片設(shè)計階段，為了保證芯片的正常運(yùn)行，使得最壞情況下依然能夠正常運(yùn)行，留有較大的電壓余量[1]，造成功耗的浪費(fèi)。自適應(yīng)電壓調(diào)節(jié)（Adaptive Voltage Scaling，AVS）技術(shù)可以顯著壓縮電壓余量，被廣泛研究。文獻(xiàn)[2-5]介紹了基于Razor 結(jié)構(gòu)的AVS 系統(tǒng)。文獻(xiàn)[6]提出了一種基于可調(diào)復(fù)制電路（Tunable Replica Circuit，TRC）來監(jiān)測電路溫度以及老化，TRC 觸發(fā)AVS 調(diào)節(jié)系統(tǒng)，電路運(yùn)行時根據(jù)需要動態(tài)調(diào)整供電電壓，以保持在最小電壓下功能正常。文獻(xiàn)[7]將可配置的延時鏈用于數(shù)字低壓差線性穩(wěn)壓器(DLDO)設(shè)計中，減少在電壓發(fā)生下過沖時產(chǎn)生的功能異常。文獻(xiàn)[8-12]也評估了擬合延時鏈技術(shù)應(yīng)用于自適應(yīng)電壓調(diào)節(jié)系統(tǒng)的可行性。

1 AVS系統(tǒng)設(shè)計

1.1 電壓對延時和功耗的影響

大多數(shù)的應(yīng)用程序并不是總要求電路的頻率處于最高狀態(tài)，隨著處理器頻率的降低，電源電壓也可以降低。電壓與功耗以及延時的關(guān)系如式（1）、（2）[13]。當(dāng)電路的頻率降低時，其電壓也可以降低，動態(tài)功耗與頻率以及電壓的二次方成正比，所以當(dāng)頻率和電壓都降低時，功耗以三次方的速度降低，但是隨著頻率的降低，完成一項(xiàng)任務(wù)的時間增加，所以完成一項(xiàng)任務(wù)所需的總能耗以二次方的速度降低。故可知降低電壓對能耗的降低是非常有效的。

1.2 AVS系統(tǒng)整體結(jié)構(gòu)

自適應(yīng)動態(tài)電壓調(diào)節(jié)系統(tǒng)主要包括延時鏈監(jiān)測器、電源管理單元、數(shù)字穩(wěn)壓器、參考電壓產(chǎn)生單元4 個部分，如圖1 所示。數(shù)模轉(zhuǎn)換器采用文獻(xiàn)[14]中的分壓偏置電路。延時鏈監(jiān)測器可以監(jiān)測當(dāng)前數(shù)字負(fù)載的時序余量，輸出2 bit的數(shù)字信號（KEEP、UPDN）指示當(dāng)前電壓是否是當(dāng)前運(yùn)行環(huán)境（包括溫度、工藝、頻率）下的最合適電壓。使用DLDO 代替Buck 變換器或開關(guān)電容DC-DC 變換器，因?yàn)閿?shù)字LDO 不需要芯片外電感而且可以提供對輸出電壓的精確控制，為了減小供電電壓的電壓波紋并提高響應(yīng)速度，采用文獻(xiàn)[15]中提出的結(jié)合推挽輸出和電壓峰值監(jiān)測的數(shù)字LDO 來為數(shù)字負(fù)載供電，數(shù)字LDO 會將供電電壓調(diào)節(jié)到參考電壓。電源管理單元為純數(shù)字控制邏輯，會根據(jù)延時鏈監(jiān)測器的輸出狀態(tài)調(diào)整數(shù)控電壓信號，將其輸入到數(shù)模轉(zhuǎn)換器來提供參考電壓，參考電壓每次變化一個步長或者不變，采用的電壓調(diào)節(jié)步長為100 mV。這種全數(shù)字設(shè)計對數(shù)字電路友好，可以形成一整套基于EDA的低功耗設(shè)計流程。

圖1 自適應(yīng)電壓調(diào)節(jié)系統(tǒng)結(jié)構(gòu)圖

1.3 延時鏈監(jiān)測器

延時鏈監(jiān)測器結(jié)構(gòu)如圖2 所示，其是該自適應(yīng)電壓調(diào)節(jié)系統(tǒng)的核心模塊，用于監(jiān)測測試脈沖在延時鏈傳遞時的時序余量。監(jiān)測器全部由數(shù)字標(biāo)準(zhǔn)單元構(gòu)成，主要由延時鏈、4 個D 觸發(fā)器、組合門邏輯以及控制邏輯電路構(gòu)成。文獻(xiàn)[16]中闡述了電壓過沖時鐘樹的延時變化對時鐘周期的影響，所以監(jiān)測器的采樣時鐘均采用經(jīng)過時鐘延時鏈（與關(guān)鍵路徑采樣時鐘延遲一致）的時鐘clk_d，以此模擬時鐘樹對時序的影響。監(jiān)測使能信號有效時，時鐘二分頻脈沖信號作為延時鏈的輸入信號，經(jīng)過延時鏈和D 觸發(fā)器采樣后與直接D 觸發(fā)器采樣的信號異或得到S0、S1，S0、S1 信號分別指示電壓上升或下降，經(jīng)控制單元輸出KEEP、UPDN 信號，控制電源管理單元。

圖2 延時鏈監(jiān)測器結(jié)構(gòu)圖

用于監(jiān)測脈沖信號的延時鏈由可配置的關(guān)鍵路徑復(fù)制延時鏈（Critical Path Replica，CPR）和調(diào)壓余量延時鏈（Adjust Voltage Timing Margin，AVTM）構(gòu)成。可調(diào)制關(guān)鍵路徑復(fù)制延時鏈，如圖3 所示，由反相器首尾相接構(gòu)成，長度由數(shù)字負(fù)載的關(guān)鍵路徑長度決定。調(diào)壓余量延時鏈，如圖4 所示，其也是由反相器首尾連接構(gòu)成，升壓余量監(jiān)測信號D0和降壓余量監(jiān)測信號D1 是電壓敏感的，基于不同電壓下延時變化一個電壓步長，關(guān)鍵路徑延時變化差別很大，根據(jù)電路當(dāng)前的工作電壓選擇不同的延時鏈長度。

圖3 可調(diào)制關(guān)鍵路徑復(fù)制電路圖

圖4 調(diào)壓時序余量結(jié)構(gòu)圖

1.4 線下校準(zhǔn)程序

自適應(yīng)電壓調(diào)節(jié)系統(tǒng)很重要的一個方面是如何精確關(guān)鍵路徑監(jiān)測器跟蹤真實(shí)關(guān)鍵路徑在溫度、老化和電壓過沖下的延時行為；另一個方面，也要考慮降低一個電壓步長時需要在當(dāng)前運(yùn)行電壓下留出的時序余量，從而在保證功能正常的情況下最大限度節(jié)省功耗。圖5 顯示了延時鏈監(jiān)測器的線下校準(zhǔn)程序，該程序考慮了復(fù)制關(guān)鍵路徑對溫度、電壓以及工藝的靈敏度影響。

圖5 線下校準(zhǔn)程序圖

采用靜態(tài)時序仿真和動態(tài)時序仿真相結(jié)合的方式校準(zhǔn)CPR。延時鏈監(jiān)測器是面向特定數(shù)字負(fù)載的，所以該方法首先對數(shù)字負(fù)載進(jìn)行靜態(tài)時序分析，提取數(shù)字負(fù)載的關(guān)鍵路徑（包括標(biāo)準(zhǔn)單元和RC參數(shù)）。與此同時，對可配置的反相器延時鏈生成物理版圖，同樣進(jìn)行靜態(tài)時序分析，預(yù)估匹配關(guān)鍵路徑延時的反相器延時鏈的長度N。然后，依照復(fù)制關(guān)鍵路徑延時鏈的延時比真實(shí)關(guān)鍵路徑延時鏈延時大的原則，動態(tài)仿真關(guān)鍵路徑在不同環(huán)境下的延時行為，最終確定關(guān)鍵路徑復(fù)制反相器延時鏈的長度N。

動態(tài)仿真確定圖4 中降壓時序余量延時鏈的長度Ns。降壓時序余量延時鏈長度的確定：基于不同的電壓下，延時變化一個電壓步長關(guān)鍵路徑延時變化不同，電壓從最低電壓到最高電壓，不同的工藝和溫度條件下對提取的關(guān)鍵路徑進(jìn)行仿真掃描，特定電壓下，在不同工藝、溫度條件下，電壓下降一個電壓步長選取最大的延時增量?t，以此為標(biāo)準(zhǔn)選取該電壓下降低電壓的余量延時鏈長度Ns，使其延時與?t相近。相比于文獻(xiàn)[6]中的校準(zhǔn)程序，該校準(zhǔn)程序不需要因?yàn)檫\(yùn)行頻率的不同重新校準(zhǔn)監(jiān)測器的bit 值，只面向數(shù)字負(fù)載的關(guān)鍵路徑，所以大大縮短了校準(zhǔn)時間。

1.5 自適應(yīng)電壓調(diào)節(jié)過程

圖6 是自適應(yīng)電壓調(diào)節(jié)的流程圖，首先電壓初始化到初始電位，電壓穩(wěn)定后，延時鏈監(jiān)測器會根據(jù)當(dāng)前電路運(yùn)行頻率產(chǎn)生一個二分頻的脈沖，延時鏈監(jiān)測器輸出KEEP、UPDN 信號，電源管理單元根據(jù)延時鏈監(jiān)測器的結(jié)果升壓、降壓或者保持當(dāng)前電壓，若產(chǎn)生新的參考電壓，數(shù)字LDO 重新對低電壓進(jìn)行調(diào)節(jié)，此時為了節(jié)省功耗關(guān)閉延時鏈監(jiān)測器，形成反饋回路。

圖6 自適應(yīng)電壓調(diào)節(jié)流程圖

2 仿真與結(jié)果分析

2.1 仿 真

該設(shè)計采用SMIC 55 nm 工藝，通過Hspice 進(jìn)行了后仿真。根據(jù)電路運(yùn)行環(huán)境和頻率，自適應(yīng)調(diào)節(jié)供電電壓到適當(dāng)水平，當(dāng)KEEP=0，UPDN=1 時，升高電壓；當(dāng)KEEP=0,UPDN=0 時，降低電壓；當(dāng)KEEP=1時，保持當(dāng)前電壓不變。將電壓調(diào)節(jié)到適應(yīng)當(dāng)前頻率和運(yùn)行環(huán)境的最小電壓，從而明顯節(jié)省功耗。

將自適應(yīng)電壓調(diào)節(jié)系統(tǒng)應(yīng)用到濾波器上來檢測其效果，之所以用濾波器，因?yàn)闉V波器中的加法器、乘法器是數(shù)字電路中的常見單元，具有代表性。圖7中是特定工藝角、溫度條件下不同頻率調(diào)節(jié)到的最合適電壓，相比于固定電壓1.4 V，頻率從700 MHz下降到300 MHz，電壓下降了約7%～36%，相應(yīng)功耗節(jié)省了約14.9%～64.7%，如圖8 所示。

圖7 AVS電壓和頻率的關(guān)系

圖8 AVS功耗與固定電壓1.4 V功耗對比

2.2 結(jié)果分析

文中提出的延時鏈監(jiān)測器能夠?qū)崟r監(jiān)測電路頻率以及PVT的變化，且監(jiān)測精度完全適應(yīng)于電壓調(diào)節(jié)的需求，能夠準(zhǔn)確監(jiān)測到降低一個電壓步長所需的時序余量。表1 將文中延時鏈監(jiān)測器與已發(fā)表文獻(xiàn)進(jìn)行了對比?？梢钥吹剑O(jiān)測器的監(jiān)測信號一般是時鐘信號經(jīng)過觸發(fā)器產(chǎn)生，輸出數(shù)字信號。文中關(guān)鍵路徑擬合采用通過校準(zhǔn)后的可配置反相器延時鏈，相比于嵌入真實(shí)關(guān)鍵路徑的監(jiān)測器，省去了選擇關(guān)鍵路徑這一復(fù)雜步驟，不會對負(fù)載電路產(chǎn)生影響，且結(jié)構(gòu)簡單、可移植性好。監(jiān)測器的面積評估，包括時序轉(zhuǎn)數(shù)字單元和數(shù)字控制模塊的面積，該文監(jiān)測器的面積明顯小于其他文獻(xiàn)。監(jiān)測器靈敏度的比較是非常困難的，沒有統(tǒng)一的標(biāo)準(zhǔn)，監(jiān)測器的靈敏度與產(chǎn)生數(shù)字信號的延時鏈分辨率、不同的架構(gòu)以及電路的運(yùn)行環(huán)境（包括工藝、溫度、運(yùn)行頻率）有很大的關(guān)系，這里列出的靈敏度根據(jù)每篇文獻(xiàn)的測量結(jié)果給出，該文可以監(jiān)測降低一個電壓步長（100 mV，根據(jù)電壓調(diào)節(jié)方案可以更小）的時序余量。

表1 該文延時鏈監(jiān)測器與已發(fā)表文獻(xiàn)對比

表2 將文中的AVS 系統(tǒng)和已發(fā)表文獻(xiàn)進(jìn)行了對比，表中列舉文獻(xiàn)的運(yùn)行頻率以及電壓調(diào)節(jié)的范圍，因?yàn)锳VS 對功耗的節(jié)省跟電路頻率以及當(dāng)前工作電壓有很大的關(guān)系，所以引入歸一化頻率，將功耗節(jié)省對應(yīng)到當(dāng)前運(yùn)行頻率上。該文的功耗節(jié)省是在工藝SS、125 ℃情況下進(jìn)行評估的，在歸一化頻率為0.6時，相比于固定電壓功耗節(jié)省64.71%。該文實(shí)現(xiàn)的AVS 系統(tǒng)能夠適用于較大頻率范圍內(nèi)的電壓調(diào)整，實(shí)現(xiàn)功耗優(yōu)化，且面積較小，能夠達(dá)到一個較有競爭力的水平。

表2 該文AVS系統(tǒng)與已發(fā)表文獻(xiàn)對比

3 結(jié)論

文中提出了一種基于線上實(shí)時監(jiān)測和線下校準(zhǔn)相結(jié)合的自適應(yīng)動態(tài)電壓調(diào)節(jié)系統(tǒng)，能夠根據(jù)電路運(yùn)行頻率和運(yùn)行環(huán)境對供電電壓做出調(diào)整。該文提出的延時鏈監(jiān)測器結(jié)構(gòu)更加簡單，面積小，將其結(jié)合數(shù)字LDO 實(shí)現(xiàn)了自適應(yīng)電壓調(diào)節(jié)，適用于寬頻率以及PVT 條件的監(jiān)測，AVS 系統(tǒng)采用SMIC 55 nm CMOS 工藝，在125 ℃、SS 工藝角下，頻率從700 MHz下降到300 MHz時，相比于固定1.4 V 電壓，AVS 功耗節(jié)省14.9%～64.7%，能夠達(dá)到一個較有競爭力的水平。