基于電流模邏輯的寬頻帶二分頻器設(shè)計

張 博，王好博，楊 朋，吳昊謙

(西安郵電大學(xué) 電子工程學(xué)院，陜西 西安 710121)

隨著無線通信系統(tǒng)在相關(guān)領(lǐng)域的迅速發(fā)展，越來越多的無線通信標(biāo)準(zhǔn)協(xié)議得到廣泛的應(yīng)用[1-2]。頻率綜合器是收發(fā)機電路的重要組成部分，分頻器廣泛應(yīng)用于鎖相環(huán)頻率綜合器的反饋回路，其作用是對壓控振蕩器(Voltage-Controlled Oscillator，VCO)輸出的高頻信號進(jìn)行降頻、拓寬頻率輸出范圍且輸出正交信號[2-3]。近年來，隨著不同應(yīng)用環(huán)境的出現(xiàn)及新的無線標(biāo)準(zhǔn)的提出，對鎖相環(huán)頻率綜合器的工作頻率范圍提出了更高的要求，相應(yīng)的對能夠?qū)崿F(xiàn)寬頻率覆蓋范圍的頻率綜合器芯片的需求也越來越迫切。分頻器電路直接決定了頻率源的輸出頻段，如何提高分頻器的頻率覆蓋范圍成了目前研究的一個重點。

二分頻器是所有分頻器的基本組成模塊，目前常見的二分頻器電路結(jié)構(gòu)有注入鎖定結(jié)構(gòu)、單向時鐘結(jié)構(gòu)、電流模邏輯結(jié)構(gòu)(Current Mode Logic，CML)等。齊騁等[3]利用CML 的衍生結(jié)構(gòu)，設(shè)計了一個正交二分頻器，電路的工作頻率為200 MHz～2.8 GHz，在3 V 電源電壓下功耗為1.15 mW;Lai 等[4]采用注入鎖定結(jié)構(gòu)設(shè)計了一個正交二分頻器，電路的工作頻率為3.4～9 GHz，功耗為20.4 mW，尺寸為1100 μm×1000 μm。雖然工作頻率有所拓寬，但是由于加入了電感元件，功耗和面積明顯增大。

本文采用改進(jìn)的CML 電路結(jié)構(gòu)，針對分頻器工作頻率范圍窄、CML 電路自身很難工作在低頻段的問題，設(shè)計了一種能夠?qū)崿F(xiàn)200 MHz～11 GHz 頻率覆蓋范圍的分頻器。電路在傳統(tǒng)的CML 結(jié)構(gòu)上加以改進(jìn)，采用無尾電流源的CML 結(jié)構(gòu)，并使用電阻作負(fù)載，同時加入了耦合電容和偏置電阻，提高了分頻器的響應(yīng)速度。在兩級CML 電路中加入開關(guān)電容陣列，使得分頻器在不同的工作頻率下切換對應(yīng)的電容負(fù)載，解決了CML 電路不能工作在低頻的問題，進(jìn)而拓寬了分頻器的工作頻率范圍，減少了開關(guān)管的使用，降低了芯片的面積和功耗。

1 二分頻器電路設(shè)計

1.1 CML 電路設(shè)計

本文設(shè)計的CML 電路原理圖如圖1 所示。其中，MOS 管M1、M2 為采樣對管，所在支路構(gòu)成CML 的采樣支路;MOS 管M3、M4 為交叉耦合對管，所在支路構(gòu)成CML 的鎖存支路;R1、R2為負(fù)載電阻，也叫上拉電阻，R3、R4為偏置電阻，C1、C2為耦合電容[5]。其工作原理為:當(dāng)差分輸入信號CLK_P 為高電平且CLK_N 為低電平時，M5 導(dǎo)通，電流被全部導(dǎo)向采樣級，輸入端的數(shù)據(jù)直接反映到輸出，即CML 電路工作在“采樣模式”;當(dāng)差分輸入信號CLK_P 為低電平且CLK_N 為高電平時，M6 導(dǎo)通，電流全部導(dǎo)向鎖存級，CML 電路工作在“保持模式”。交叉耦合管不僅為環(huán)形電路提供負(fù)阻，確保電路能保持振蕩，而且形成了正反饋結(jié)構(gòu)，保持住前一階段采樣的數(shù)據(jù)，使得輸入信號對輸出沒有影響，從而在一個周期內(nèi)完成信號的采樣和保持，實現(xiàn)CML 電路結(jié)構(gòu)的鎖存功能。所以CML 電路也被稱為鎖存器電路[6-7]。

圖1 CML 電路原理圖Fig.1 CML circuit schematic

電路在基礎(chǔ)的CML 結(jié)構(gòu)上加入了偏置電路，若M5 和M6 直接與時鐘信號CLK 相連，則偏置電流和電路輸出的擺幅將在很大程度上取決于PVT 條件。輸入時鐘振幅會產(chǎn)生不同程度的衰減，電阻R3和R4與電容C1和C2產(chǎn)生的時間常數(shù)比時鐘周期長得多，因此可以最小化時鐘振幅的衰減，耦合電容的取值一般為門電容M5 和M6 的5～10 倍[8]。在此電路結(jié)構(gòu)中，MOS 管M5、M6 的峰值電流遠(yuǎn)遠(yuǎn)超過其偏置電流，此特性能有效提高二分頻器的響應(yīng)速度。

不同的CML 電路主要體現(xiàn)在負(fù)載和尾電流源上。常用的負(fù)載有電阻和PMOS 管。采用二極管連接的PMOS 管作為負(fù)載或者采用工作在線性區(qū)的PMOS 管作為負(fù)載會使輸出信號幅度降低，且充放電速度變慢，不適合應(yīng)用在高頻的快速分頻電路中。選擇電阻作為負(fù)載可以提高分頻器的響應(yīng)速度，使輸出接近滿擺幅。有尾電流源的結(jié)構(gòu)在一個時鐘周期內(nèi)消耗的電流恒定，且時鐘輸入管的直流偏置容易調(diào)節(jié)，但電路的切換受尾電流源的影響，工作速度大幅降低。與有尾電流源結(jié)構(gòu)相比，無尾電流源結(jié)構(gòu)可以達(dá)到更高的工作速度，具有更好的相位噪聲性能。通過在時鐘管的柵極串聯(lián)偏置電阻，使得上級的時鐘輸入信號通過電容交流耦合到柵極，從而解決直流電平難配置的問題。為了滿足更高的頻率要求，本設(shè)計采用無尾電流源偏置的電阻負(fù)載結(jié)構(gòu)。

對于CML 結(jié)構(gòu)組成的二分頻器而言，其工作頻率與自諧振頻率有關(guān)，自諧振頻率是指由于電路相當(dāng)于環(huán)形振蕩器的閉環(huán)負(fù)反饋系統(tǒng)，自身會發(fā)生振蕩，即不施加輸入時鐘信號CLK，仍然會有信號輸出。其自諧振頻率fosc為:

式中:gm為采樣管M1、M2 的跨導(dǎo);CL為CML 電路所有輸出節(jié)點的寄生電容。根據(jù)自諧振頻率公式可以反映出，增大采樣管的跨導(dǎo)或者減小輸出節(jié)點的寄生電容都可以提高電路的自諧振頻率。雖然自諧振頻率與R(R1和R2的總電阻)無關(guān)，但R的大小決定了電路能否起振[9-11]。主要取決于交叉耦合管，交叉耦合管為電路提供負(fù)阻，從而和正電阻抵消，保證電路環(huán)路增益始終大于1，所以起振條件應(yīng)保證:gm，34× R ＞1，其中，gm，34為MOS 管M3 和M4 的跨導(dǎo)。

1.2 開關(guān)電容陣列電路設(shè)計

本文設(shè)計的開關(guān)電容陣列電路原理圖如圖2 所示，其中包括MOS 管M10 和M11 組成的反相器，提供電平的轉(zhuǎn)換并作為隔離數(shù)字電路和模擬電路的緩沖級;R5和R6為分壓電阻;MOS 管M7 作為開關(guān)，用來控制C3和C4是否接入電路;MOS 管M8 和M9 的作用相當(dāng)于電阻，由于M8、M9 的源極接地，導(dǎo)通時將M7 的漏極與源極電位拉至低電平，使得M7 工作在深線性區(qū)。電路工作原理:當(dāng)S0為低電平時，M7 管導(dǎo)通，電容C3和C4接入CML 電路的輸出端口;當(dāng)S0為高電平時，M7 管關(guān)斷，電容C3和C4不接入CML電路。

圖2 電容陣列電路原理圖Fig.2 Capacitor array schematic

1.3 寬頻帶二分頻器電路設(shè)計

根據(jù)D 觸發(fā)器構(gòu)成二分頻器原理可知，將兩個CML 電路級聯(lián)，并把后一級的輸出端Q 連接到前一級的輸入端D，即構(gòu)成了差分輸入和差分輸出的二分頻器。二分頻器電路的整體框圖如圖3 所示。其中包括兩級相同的CML 電路和兩級相同的開關(guān)電容陣列。在每級CML 結(jié)構(gòu)的輸出端加入開關(guān)電容陣列，通過開關(guān)切換不同的電容負(fù)載來確保二分頻器在不同頻帶內(nèi)均能穩(wěn)定工作。其中，第一級電路信號輸出端分別與第二級電路的輸入端相連接;第二級電路的信號輸出端QP2 和QN2 分別與第一級CML 電路的信號輸入端DN1 和DP1 相連接。第一級電路的信號輸出端IP 和IN 分別與第一級開關(guān)電容陣列的差分輸入端相連接;第二級電路的信號輸出端QP2 和QN2 分別與第二級開關(guān)電容陣列差分輸入端相連接;兩級CML 電路的信號輸入端CLK_P 和CLK_N 相互連接。第一級開關(guān)電容陣列接S0，第二級開關(guān)電容陣列接S1。S0和S1為比特數(shù)字信號[1 ∶0]控制端。當(dāng)[S0∶S1]=[0 ∶0]時，電容陣列接入電路，此時電路可穩(wěn)定工作在較低頻段;當(dāng)[S0∶S1]=[1 ∶1]時，電容陣列不接入電路，電路負(fù)載電容為開關(guān)管的寄生電容可忽略不計，此時電路穩(wěn)定工作在較高頻段范圍。

圖3 寬頻帶二分頻器電路結(jié)構(gòu)框圖Fig.3 Wideband divide-by-2 frequency divider circuit structure

高速二分頻器的典型特征是把所需的最小時鐘電壓擺幅(靈敏度)映射成時鐘頻率的函數(shù)[12]。分頻器電路通常使用輸入靈敏度曲線來分析其動態(tài)特性。如圖4 所示為分頻器電路的輸入靈敏度曲線，其中橫坐標(biāo)為輸入頻率，縱坐標(biāo)為分頻器正常工作所需的最小幅度。在時鐘頻率fclk=2fosc處，電路正常工作所需的輸入擺幅最小，此時分頻器電路相當(dāng)于自由振蕩在fosc處的環(huán)形振蕩器，當(dāng)時鐘頻率偏離2fosc時，需要提高輸入信號幅度使電路正常工作。

由圖4 可知，輸入時鐘信號的擺幅越小，則電路正常工作的頻率范圍越小，因此要達(dá)到大的工作頻率，輸入時鐘信號幅度必須較大。一般VCO 輸出擺幅都比較大，對于跟在VCO 后面的分頻器，其輸入時鐘的擺幅往往不成問題[13-16]。

圖4 電路的輸入靈敏度曲線Fig.4 Input sensitivity curve of circuit

2 版圖設(shè)計及電路仿真

寬頻帶二分頻電路核心版圖如圖5 所示。電路設(shè)計及版圖采用TSMC 0.18 μm RF CMOS 工藝。由于CML 電路為全差分結(jié)構(gòu)，電路版圖設(shè)計中首要考慮電路的對稱與匹配，高頻線采用上層金屬線以減少寄生電容對電路的影響。該分頻器版圖尺寸僅為256 μm×126 μm。

圖5 電路版圖Fig.5 Circuit layout

經(jīng)后仿真驗證，此分頻器的最高工作頻率可達(dá)11 GHz，最低工作頻率低至200 MHz，實現(xiàn)了從低頻段到高頻段的超寬頻率范圍。此分頻器的工作電壓為1.8 V，消耗電流為3.58 mA。

當(dāng)[S0∶S1]=[1 ∶1]時，輸入時鐘信號幅值500 mV，頻率為11 GHz 下，此寬頻帶二分頻器的波形圖如圖6 所示;當(dāng)[S0∶S1]=[0 ∶0]時，輸入時鐘信號幅值500 mV，頻率為200 MHz 下，此寬頻帶二分頻器的波形圖如圖7 所示。

圖6 輸入時鐘頻率11 GHz 下的二分頻仿真圖Fig.6 Simulation result of divide-by-2 frequency divider at 11 GHz clock input

圖7 輸入時鐘頻率200 MHz 下的二分頻仿真圖Fig.7 Simulation result of divider by-2 at 200 MHz clock input

表1 為該二分頻器與其他文獻(xiàn)二分頻器的性能對比。從表1 可以看出，在相同的工藝下，本文設(shè)計的二分頻器工作頻率范圍更寬，功耗更低，面積更小，性能更優(yōu)。

表1 二分頻器性能對比Tab.1 Performance comparison of divide-by-2

3 結(jié)論

本文設(shè)計了一種基于CML 結(jié)構(gòu)的寬頻帶二分頻器電路，電路在傳統(tǒng)的CML 結(jié)構(gòu)中加入了偏置電路，提高了CML 的工作速度。在每級CML 結(jié)構(gòu)的輸出端加入開關(guān)電容陣列，通過控制位開關(guān)切換不同的電容負(fù)載，使得分頻器電路可以穩(wěn)定工作在低頻，從而拓寬了二分頻器的工作頻率范圍。仿真結(jié)果表明，該二分頻器在輸入時鐘頻率200 MHz～11 GHz 下均能實現(xiàn)正常的二分頻功能，極大地拓寬了電路的分頻范圍，降低了功耗，減少了面積，性能優(yōu)于傳統(tǒng)的二分頻器。