一種差分高階調(diào)制聯(lián)合LDPC編碼方案及其FPGA實現(xiàn)*

葉金才1a，李國勇1a，王國富2，李靈巧

(1.桂林電子科技大學(xué) a.信息與通信學(xué)院;b.計算機(jī)與信息安全學(xué)院，廣西 桂林 541004；2.廣西科技大學(xué) 微電子與材料工程學(xué)院，廣西 柳州 545616)

0 引 言

近年來隨著數(shù)字移動無線通信的高速發(fā)展，對通信質(zhì)量和環(huán)境的契合度要求越來越高[1]。目前多徑干擾的環(huán)境中最常用到的物理層解決方案是正交頻分復(fù)用(Orthogonal Frequency Division Multiplexing，OFDM)聯(lián)合低密度奇偶校驗(Low Density Parity Check，LDPC)碼信道編碼和多元正交幅度調(diào)制(Multiple Quadrature Amplitude Modulation，MQAM)，其中LDPC強大的糾錯能力以及OFDM的抗多徑能力增強了通信的可靠性，但是在一些強多徑干擾的環(huán)境中，僅依靠OFDM的抗多徑能力是不夠的[2-3]。因此一種不僅能夠在加性高斯白噪聲(Additive White Gaussian Noise,AWGN)信道中有良好的誤碼性能，同時在強多徑干擾通信環(huán)境中的通信方案尤為重要。由于MQAM信號必須采用同頻同相的相干載波來實現(xiàn)相干解調(diào)，造成解調(diào)中信道估計和載波檢測的計算量很大，導(dǎo)致系統(tǒng)接收端硬件實現(xiàn)復(fù)雜度提高，并且還需要在OFDM符號中插入導(dǎo)頻序列，降低了系統(tǒng)的有效傳輸速率[4-5]。

時域差分幅度相移鍵控采用非相干解調(diào)[6]，不做信道估計便能獲得良好的性能。時域差分系統(tǒng)能較好地抵抗頻率選擇性衰落，在載波相位偏移較大的情況下也能夠解調(diào)出正確的數(shù)據(jù)[7],避免了相干解調(diào)時的相位模糊問題[8]，同時不需要導(dǎo)頻信號，節(jié)省了信道資源。Chow等[9]對16DAPSK在Rayleigh信道中的誤碼率性能進(jìn)行了仿真和分析，得出了差分幅度調(diào)制的最優(yōu)電平及解調(diào)的最優(yōu)判決域，為16DAPSK的實際應(yīng)用提供了理論基礎(chǔ)。秦雅娟等人[10]提出了卷積編碼頻域16DAPSK在OFDM系統(tǒng)下的解調(diào)譯碼新方法，使系統(tǒng)的誤碼性能改善了約1.2 dB。張雪等人[11]提出了LDPC編碼的并行結(jié)構(gòu)的實現(xiàn)方案，但沒有對其在實際系統(tǒng)中的性能做相關(guān)分析。上述學(xué)者在算法和理論層面上做出了創(chuàng)新和驗證。本文針對16DAPSK軟解調(diào)在OFDM系統(tǒng)中聯(lián)合LDPC的技術(shù)，在硬件驗證和實現(xiàn)環(huán)節(jié)給出了具體的方案和操作步驟。

根據(jù)在高階調(diào)制中不同比特位的抗噪聲性能差異[12]，本文采用國際空間數(shù)據(jù)系統(tǒng)咨詢委員會(Consultative Committee for Space Data Systems,CCSDS)發(fā)布的(2 560,1 024)LDPC碼結(jié)構(gòu)與16DAPSK調(diào)制技術(shù)，利用信道中輸出的16DAPSK幅度軟信息和相位軟信息，結(jié)合LDPC最小和譯碼算法不受輸入信息的同比例因子影響的特點，降低系統(tǒng)的誤碼率；同時通過XILINX ZEDBOARD 硬件平臺詳盡介紹每個模塊的實現(xiàn)步驟。下文中統(tǒng)稱該方案為時域差分16DAPSK聯(lián)合LDPC編碼。

1 16DAPSK聯(lián)合LDPC編碼的方案設(shè)計

1.1 整體方案介紹

首先將比特信息進(jìn)行串并轉(zhuǎn)換后[13]，按照CCSDS(2 560,1 024)LDPC規(guī)則編碼，輸出到比特交織模塊，進(jìn)而將數(shù)據(jù)按照16DAPSK調(diào)制原則完成編碼映射。接收端將16DAPSK的解調(diào)方式采用軟解調(diào)，LDPC譯碼采用最小和譯碼算法進(jìn)行譯碼輸出，其特點是不需要對信道噪聲進(jìn)行估計[12]。

1.2 LDPC編碼與16DAPSK調(diào)制算法

LDPC碼主要分為隨機(jī)LDPC碼和準(zhǔn)循環(huán)碼(QC-LDPC)兩種。隨機(jī)LDPC碼在誤碼率瀑布區(qū)有更好的瀑布性能[14]，然而在譯碼過程中需要更多迭代次數(shù)，不利于硬件實現(xiàn)。QC-LDPC根據(jù)子循環(huán)矩陣的第一行向量，在編碼電路中通過循環(huán)移位得到整個矩陣，有利于簡化硬件實現(xiàn)。

采用官方文檔CCSDS131.1-O-1提出的結(jié)構(gòu)為(2 560,1 024)、碼率為0.4的QC-LDPC碼。生成矩陣如公式(1)所示，其中B是由稠密循環(huán)矩陣和全零列向量組成的矩陣。

(1)

設(shè)待編碼信息為向量X，其長度為1 024 b,如等式(2)所示:

(2)

將X與G相乘得到碼字Y，其包含1 024個信息數(shù)據(jù)和1 536個校驗數(shù)據(jù)，如式(3)所示：

(3)

由于16DAPSK在空間映射中分為幅度差分(2DASK)和相位差分(8DPSK)兩部分[15]，因此將LDPC編碼后的數(shù)據(jù)轉(zhuǎn)換為4 b一組的形式進(jìn)行16DAPSK調(diào)制，得出16DAPSK調(diào)制后的信號集為

S={αna·ejnpφ|na∈{0,1},np∈{0,1，…,7}}。

(4)

式中：α為高調(diào)制電平與低調(diào)制電平的比值，表示2DASK調(diào)制的幅度調(diào)制參數(shù)，大小為2；npπ=1/4nπ。設(shè)4 b的二進(jìn)制數(shù)為d3d2d1d0，幅度差分調(diào)制采用2DASK，將最高位d3先進(jìn)行幅度差分編碼，差分幅度γk=ak/ak-1與d3的映射關(guān)系如表1所示。

表1 2DASK輸入幅度比特與γk的關(guān)系

相位差分調(diào)制中，采用8DPSK將輸入比特的低3位d2d1d0進(jìn)行相位調(diào)制。相位調(diào)制比特與相位值對應(yīng)關(guān)系如表2所示，其中Δφk表示當(dāng)前時刻的絕對相位值與前一時刻的絕對相位值的相對相位差。相位調(diào)制比特采用格雷碼表示。

表2 8DPSK相位調(diào)制比特與相位值對應(yīng)關(guān)系

將調(diào)制后的數(shù)據(jù)通過采用52個子載波的OFDM系統(tǒng)。因為16DAPSK不需要信道估計[16]，因此可以將導(dǎo)頻信號占用的子載波用于傳輸有效信號，使得一個OFDM符號中的有效子載波數(shù)量由48提升至52，提高了信道利用率。將組幀后的數(shù)據(jù)經(jīng)過噪聲方差為2σ2、均值為0、傳播時延為Delay=[0 2 4 6 8 10]、路徑功率分貝值PowerdB=[0 -4 -8 -12 -16 -20]的強多徑干擾信道。設(shè)接收到的信號值為

Gi=si+ni。

(5)

1.3 16DAPSK軟解調(diào)算法

在調(diào)制的過程中，由于幅度也參與了差分調(diào)制[17]，因此接收到的信號包含了幅度分量信息。通過相位軟信息提取算法對接收到的信號Gi進(jìn)行處理，算法框圖如圖1(a)所示，其中D表示延遲一個OFDM符號長度的時間，abs表示取絕對值。

(a)相位軟信息提取算法框圖

假設(shè)Gi為第i個接收到的OFDM符號，使用公式(6)對接收到的相鄰OFDM符號同一子載波上的兩個復(fù)向量之比做差分解調(diào)。

(6)

差分解調(diào)后的Gdi依舊包含幅度信息，其中γi表示差分幅度。使用公式(7)對含有幅度信息的Gdi進(jìn)行相位歸一化處理，提取其中的相位信息Gdni。

(7)

提取出的相位信息由d2d1d0三個比特組成，其中單個比特的對數(shù)似然比定義公式如下：

(8)

式中：k取0、1、2，表明相位調(diào)制中的第k個比特；S代表DPSK調(diào)制后的數(shù)據(jù)點；Gdni代表歸一化后的信息。為了降低硬件實現(xiàn)的難度，將公式(8)通過公式(9)進(jìn)行近似替換：

(9)

式中：η表示常數(shù)，在此處代表公式(8)中的Es/N0。近似后的比特軟信息如公式(10)所示：

(10)

最后根據(jù)歸一化后的星座圖分布特點得到公式(11)：

(11)

(12)

根據(jù)公式(6)可知差分后的幅度值γi分布在0.5、1和2的附近。幅度軟信息提取算法框圖如圖1(b)所示。

當(dāng)γi小于1時，d3位對應(yīng)的軟信息計算公式為

(13)

當(dāng)γi大于1時，d3對應(yīng)的軟信息為

(14)

2 基于FPGA的設(shè)計實現(xiàn)

2.1 LDPC編碼的FPGA實現(xiàn)

因為編碼矩陣的階數(shù)較大，所以在硬件實現(xiàn)中常用傳統(tǒng)的公式法和查找表法占用資源大。CCSDS131.1-O-2中推薦的生成矩陣描述比較復(fù)雜，同時循環(huán)塊過大不利于實現(xiàn)。為了解決上述問題，本文通過對生成矩陣的觀察和分析，發(fā)現(xiàn)生成矩陣中的校驗位部分每一個512×512大小的循環(huán)塊可以分割成4個128×128大小的循環(huán)塊，每一個循環(huán)塊都可以第一行的循環(huán)向量得到。本文將每128個行向量提取出來作為循環(huán)種子，那么原本6個512×512 大小的循環(huán)塊變?yōu)?6個128×128大小的循環(huán)塊。關(guān)于本文所采用的16進(jìn)制表示的循環(huán)行向量種子請掃描本文的OSID碼查看。

如圖2中所示，采用信源為1 024個比特的“1”，分別通過CCSDS131.1-O-2中推薦的生成矩陣和采用本文OSID碼“開放科學(xué)數(shù)據(jù)與內(nèi)容”中的循環(huán)種子產(chǎn)生生成矩陣進(jìn)行LDPC編碼后的仿真圖可知，兩者圖形重合，即本文所給出的循環(huán)種子能夠正確進(jìn)行LDPC編碼。

圖2 LDPC 生成矩陣編碼圖對比

那么，公式(1)中的B將由原來的3×3組512×512的循環(huán)塊轉(zhuǎn)換為12×12組128×128的循環(huán)塊。文獻(xiàn)[18]中提出了循環(huán)編碼框圖,如圖3所示[18]。

圖3 單寄存器多位寬的循環(huán)編碼框圖

編碼器中包含12個128位寬的循環(huán)移位寄存器，即ki=12，ni=128，ri=12。首先將待編碼信息向量分割為8個128位寬的子向量。以下為本文提出的解決方案具體實現(xiàn)步驟：

Step1 將循環(huán)種子賦值給12個128位寬的移位寄存器，并且將分割好的對應(yīng)寬度的待編碼信息進(jìn)行初始化。r1～ri分別初始化為128位寬的全零寄存器，同時定義12個128位寬的中間寄存器變量m1～mi。

Step2 循環(huán)種子在1～128個時鐘周期內(nèi)，每個周期在寄存器中循環(huán)右移1位，同時數(shù)據(jù)源輸入1 b的源數(shù)據(jù)。將當(dāng)前時刻輸入的源數(shù)據(jù)與當(dāng)前時刻的循環(huán)種子進(jìn)行按位與運算，將運算后的結(jié)果保存到中間寄存器變量mi。

Step3 在2～129時鐘周期內(nèi)，將Step 1中128位寬的r1～ri的全零向量i分別與Step 2中的m1～mi進(jìn)行異或運算，將運算結(jié)果保存到r1～ri。

Step4 當(dāng)?shù)?29個時鐘周期結(jié)束時，第1個128位寬的待編碼信息編碼完成，隨后提取編碼完成的數(shù)據(jù)。

Step5 將數(shù)據(jù)源換為第2個128位長的帶編碼數(shù)據(jù)，再次執(zhí)行Step 2～4。循環(huán)執(zhí)行8次后，編碼完成，同時將數(shù)據(jù)源與校驗數(shù)據(jù)組合到一起得到最終的編碼數(shù)據(jù)。

在實現(xiàn)時為了便于觀察波形，將數(shù)據(jù)源全部設(shè)置為1，并且一次編碼多幀數(shù)據(jù)。編碼后的FPGA時序波形和Matlab 仿真波形如圖4所示。對比圖4中的(a)和(b)發(fā)現(xiàn)，其編碼后的波形吻合，由此可知本文提出的編碼方法實際可行。

(a)FPGA編碼時序圖

2.2 16DAPSK調(diào)制的FPGA實現(xiàn)

16DAPSK調(diào)制采用查找表的方式實現(xiàn)，如圖5所示。首先將當(dāng)前時刻到達(dá)的d2d1d0與前一時刻的碼元狀態(tài)假設(shè)為an-1bn-1cn-1拼接起來作為rom0的地址，其位寬為6 b。然后將本時刻的碼元狀態(tài)anbncn存儲到rom0中，其中d2d1d0為rom0地址的高3位，ram輸出的數(shù)據(jù)為地址的低3位。為了實現(xiàn)差分效果，用一個雙口ram來存放前一個時刻的OFDM值。之前已經(jīng)提到過，將傳輸導(dǎo)頻信號的子載波也用于傳輸有用信號，故一個OFDM符號的子載波個數(shù)為52。因此設(shè)置雙口ram深度為52，采用邊讀邊寫模式，讀出前一個OFDM符號的值。rom2和rom3存放著絕對相位對應(yīng)的余弦值，即Q路信號和I路信號。將其以16 b定點數(shù)存放，絕對相位比特對應(yīng)的是rom2和rom3的地址。接下來將d3與前一個OFDM符號相異或得到當(dāng)前時刻OFDM符號的差分調(diào)制值。最后判斷差分幅度調(diào)制值，當(dāng)其為1時不移位，為0時右移一位。至此完成16DAPSK調(diào)制。

圖5 16DAPSK調(diào)制FPGA實現(xiàn)框圖

16DAPSK調(diào)制波形如圖6所示。從圖6(a)中可以看出16DAPSK調(diào)制FPGA實現(xiàn)輸出的數(shù)據(jù)與Matlab 算法仿真輸出的數(shù)據(jù)一致，驗證了本文提出的調(diào)制方案可行。從圖6(b)中可以看出有52個時鐘周期時間都是32’h187d3b20，這是因為差分調(diào)制的時候需要初始參考信號，即52個初始信號。

(a)16DAPSK調(diào)制FPGA與MATLAB的輸出對比

2.3 16DAPSK軟解調(diào)的FPGA實現(xiàn)

因為軟解調(diào)中涉及到很多相位計算，所以使用了FPGA中的相角轉(zhuǎn)換IP。軟信息解調(diào)FPGA實現(xiàn)框圖如圖7所示，具體步驟如下：

圖7 軟信息解調(diào)FPGA實現(xiàn)框圖

Step1 首先將同步處理后的數(shù)據(jù)送到cordic IP中，計算出相位和幅度值。

Step2 因為要將當(dāng)前的OFDM符號與前一個OFDM符號做差分解調(diào)，所以首先將當(dāng)前的幅度值與相位值經(jīng)過一個深度為52的雙口ram。

Step3 將Step 1中輸出的數(shù)據(jù)與Step 2中輸出的數(shù)據(jù)，進(jìn)行幅值相除、相位相減的操作，即完成了對應(yīng)的公式(6)。

Step4 將Step 3中幅值相除的結(jié)果γi用于幅度的軟解調(diào)。將相位相減和幅度相除的值進(jìn)行拼接后再次送到cordic IP進(jìn)行與第一個cordic IP相反的操作，至此完成了對應(yīng)的公式(7)。

Step5 同樣提取出Gdni和Gdnq。最后將提取出的γi通過公式(15)和公式(16)提取出幅度軟信息，將Gdni和Gdnq通過公式(14)提取出相位軟信息。

圖8所示紅色標(biāo)注的部分為軟解調(diào)輸出的信息，其中demode_b4_debug是幅度d4軟解調(diào)對應(yīng)的信息,demode_b3_debug、demode_b2_debug和demode_b1_debu分別對應(yīng)的是相位d3、d2、d1軟解調(diào)的信息。

圖8 FPGA輸出軟解調(diào)信息波形圖

3 仿真結(jié)果與FPGA實現(xiàn)資源對比

3.1 不同信道下的仿真分析

仿真系統(tǒng)的子載波數(shù)k=52,OFDM符號長度為4 μs，其中保護(hù)間隔長度為800 ns，有效數(shù)據(jù)部分的長度為3.2 μs,子載波間隔為312.5 kHz,信號帶寬16.625 MHz，信道間隔20 MHz。為了便于仿真觀察，系統(tǒng)采用的每個OFDM符號是52個全為1的數(shù)據(jù)源，對糾錯性能和誤比特性能沒有影響[19]。最大迭代次數(shù)20，每個信噪點200個數(shù)據(jù)幀。

圖9(a)給出了在噪聲方差為2σ2、均值為0的AWGN信道中的BER仿真結(jié)果?？梢姡?dāng)BER為10-3時，與硬解調(diào)輸出譯碼相比，采用軟輸出的LDPC譯碼可得到約11 dB的性能增益，并且隨著信噪比的增大軟解調(diào)的誤碼率還在持續(xù)降低。圖9(b)是采用16QAM調(diào)制方式，在沒有加信道估計的AWGN信道下兩種方案的誤碼性能的仿真結(jié)果?？梢姰?dāng)BER為10-3時，本文所提出的方案相比16QAM調(diào)制聯(lián)合LDPC編碼且不加信道估計的方案有約1.9 dB的性能改善。文獻(xiàn)[20]中，給出了仿真條件為AWGN信道，最大迭代次數(shù)為10和50時IEEE802.11a 協(xié)議下采用碼長為1 536、碼率為1/2的LDPC信道編碼聯(lián)合16QAM數(shù)字調(diào)制的誤碼率[20]。在迭代次數(shù)為50、誤碼率為10-4時，相比本文所提出的方案迭代20次有約4 dB的增益，但是從文獻(xiàn)[20]中給出迭代10次的結(jié)果來看，本文所提出的方案有約4 dB的增益。

(a)LDPC信道編碼對誤碼率性能的影響

設(shè)置傳播時延為Delay=[0 2 4 6 8 10]、路徑功率分貝值PowerdB=[0 -4 -8 -12 -16 -20]。以上設(shè)置的傳播時延和路徑功率的參數(shù)相比于多徑信道模型中的多徑干擾更加強烈，更接近實際環(huán)境。圖10(a)給出了在此強多徑干擾信道下的BER仿真結(jié)果，可知當(dāng)BER為10-2時，時域差分16DAPSK聯(lián)合LDPC編碼方案相比16QAM調(diào)制聯(lián)合LDPC編碼且不加信道估計的方案有7～8 dB的性能增益。

(a)強多徑(6徑)信道下誤碼率對比

3.2 ZEDBOARD硬件資源開銷對比

在IEEE802.11a物理層協(xié)議下，分析基于Xilinx ZEDBOARD硬件平臺采用不同方案實現(xiàn)通信系統(tǒng)的硬件資源占用情況。表3為三種方案ZEDBOARD硬件實現(xiàn)時Vivado給出的硬件資源占ZEDBOARD總資源的百分比，表中將16QAM調(diào)制聯(lián)合LDPC編碼稱為方案1，將16DAPSK聯(lián)合卷積編碼、維特比譯碼方案稱為方案2。

表3 硬件資源占用對比

通過表3可知，本文所提出的16DAPSK聯(lián)合LDPC編碼、Min-Sum譯碼方案，在資源占用上要比采用16DAPSK聯(lián)合卷積編碼(2,1,7)、維特比譯碼方案大很多，通過圖10(b)數(shù)據(jù)輸出誤碼率圖對比可知，在強多徑干擾信道中誤碼率為10-2時，時域差分16DAPSK聯(lián)合LDPC編碼方案比采用采用16DAPSK聯(lián)合卷積編碼(2,1,7)、維特比譯碼方案有6～7 dB的誤碼性能增益。

Vivado 中當(dāng)某項資源占用太多時，就會導(dǎo)致綜合電路時布局布線不通過。表3中的方案1表示在IEEE802.11a物理層協(xié)議下，采用16QAM聯(lián)合LDPC串行編碼、Min-Sum譯碼方案的資源占用情況。但是為了能綜合出電路，在信道估計的取樣長度和精度方面都做了很大的犧牲。將本文提出的方案與方案1對比可知，在硬件實現(xiàn)中LUT資源節(jié)省8%，LUTBRAM資源節(jié)省5%，F(xiàn)F資源節(jié)省7%，BRAM資源節(jié)省25%。

3.3 室內(nèi)環(huán)境測試

測試系統(tǒng)的硬件平臺為XILINX ZEDBOARD 7Z020，射頻端采用AD-FMCOMMS2-EBZ評估板。本振設(shè)置為2.4 GHz，頻帶帶寬為20 MHz，天線發(fā)射功率為5 dBi，每一幀數(shù)據(jù)傳輸13 312 b。在FPGA端編寫錯誤統(tǒng)計模塊來統(tǒng)計錯誤比特，通過Vivado軟件進(jìn)行板級數(shù)據(jù)捕獲和誤碼率統(tǒng)計。測試條件為室內(nèi)多徑環(huán)境，測試結(jié)果如表4所示。

表4 誤碼率統(tǒng)計

4 結(jié)束語

本文提出了基于OFDM系統(tǒng)16DAPSK軟解調(diào)聯(lián)合LDPC編譯碼的通信方案，仿真結(jié)果表明，該方案在AWGN信道中相比16DAPSK硬解調(diào)和16QAM調(diào)制聯(lián)合LDPC編碼且不加信道估計的方案，在誤碼率為10-2時分別有1.9 dB和7 dB到8 dB的性能增益；在強多徑干擾信道中，誤碼率為10-2時相比于16QAM聯(lián)合LDPC且不加信道估計的方案有約8 dB的性能增益；在硬件實現(xiàn)中相比采用16QAM聯(lián)合LDPC串行編碼、Min-Sum譯碼方案LUT、LUTRAM、FF和BRAM資源分別節(jié)省8%、5%、7%、25%，同時在室內(nèi)實際測量時的誤碼率可達(dá)到10-4數(shù)量級。

接下來將著重研究和優(yōu)化該通信方案在高速移動環(huán)境下誤碼性能，并通過FPGA進(jìn)行設(shè)計和實現(xiàn)。