Chip Learning：從芯片設(shè)計(jì)到芯片學(xué)習(xí)

陳云霽 杜子?xùn)| 郭 崎 李 威 譚懿峻,2

1 中國(guó)科學(xué)院計(jì)算技術(shù)研究所 計(jì)算機(jī)體系結(jié)構(gòu)國(guó)家重點(diǎn)實(shí)驗(yàn)室 北京 100190

2 中國(guó)科學(xué)院大學(xué) 計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院 北京 100049

芯片是現(xiàn)代信息社會(huì)的關(guān)鍵基礎(chǔ)設(shè)施。絕大部分的電子設(shè)備——小到傳感器、大到超級(jí)計(jì)算機(jī)，以及我們每天用的手機(jī)、電腦，都是建立在芯片基礎(chǔ)之上的。從 20 世紀(jì) 60 年代開始，隨著半導(dǎo)體工藝的發(fā)展，芯片的復(fù)雜度快速增加，從只有少數(shù)晶體管的小規(guī)模開始快速發(fā)展到千百萬、數(shù)十億晶體管規(guī)模。例如，2020 年英偉達(dá)（Nvidia）發(fā)布的 A100 芯片集成了 500 多億晶體管。芯片制造工藝也已經(jīng)接近量子領(lǐng)域，臺(tái)積電（TSMC）的 5 nm 工藝已經(jīng)開始量產(chǎn)芯片，英特爾（Intel）等廠商已經(jīng)開展 2 nm 工藝的芯片研究。這些都離不開芯片設(shè)計(jì)的快速發(fā)展。

芯片設(shè)計(jì)本身是一個(gè)代價(jià)很高的過程。即使經(jīng)過了 40 多年的發(fā)展，也集成了越來越多的先進(jìn)算法，芯片設(shè)計(jì)仍然是一個(gè)周期非常長(zhǎng)、過程非常復(fù)雜、對(duì)設(shè)計(jì)人員專業(yè)度要求很高的任務(wù)。芯片制造本身的高額費(fèi)用也加劇了對(duì)于芯片設(shè)計(jì)的要求。通常整個(gè)芯片設(shè)計(jì)流程，從立項(xiàng)到最后交付流片，中間涵蓋了邏輯設(shè)計(jì)、電路設(shè)計(jì)等復(fù)雜過程，大致需要 1—1.5 年的時(shí)間，需要包括系統(tǒng)設(shè)計(jì)人員、芯片設(shè)計(jì)人員、芯片開發(fā)人員、芯片驗(yàn)證和測(cè)試工程師在內(nèi)的多名專業(yè)人員緊密地協(xié)作開發(fā)。

未來萬物互聯(lián)的智能時(shí)代需要大量不同種類的專用芯片。隨著智能時(shí)代的到來和“摩爾定律”的大幅度放緩，專用芯片的數(shù)量和種類大幅度增加，芯片體系結(jié)構(gòu)將要進(jìn)入新的黃金時(shí)代[1]，這對(duì)芯片設(shè)計(jì)提出了更大的挑戰(zhàn)。目前，深度學(xué)習(xí)處理器芯片就有很多種。例如：國(guó)外，谷歌（Google）推出了 TPU，英偉達(dá)推出 DLA 和包含專用加速 TensorCore 的多款 GPGPU，英特爾收購(gòu)了 Neverana、Movidius 等多家公司，ARM、高通（Qualcomm）、蘋果（Apple）等公司的系統(tǒng)級(jí)芯片（SoC）也各自集成了自家的深度學(xué)習(xí)加速器硬件；國(guó)內(nèi)，中科寒武紀(jì)科技公司推出了 Cambricon 云邊端系列芯片，阿里巴巴公司推出了含光 NPU，華為公司推出了達(dá)芬奇架構(gòu)芯片等。據(jù)統(tǒng)計(jì)，從 2014 年開始，全球深度學(xué)習(xí)處理器芯片就從一兩款增長(zhǎng)到了幾百款之多[2]。未來萬物互聯(lián)的智能時(shí)代對(duì)于大量種類和數(shù)量的芯片需求，也對(duì)芯片設(shè)計(jì)效率提出了新的挑戰(zhàn)。

如何解決芯片設(shè)計(jì)需求多和芯片設(shè)計(jì)代價(jià)高之間的矛盾？其中，最關(guān)鍵的問題是芯片設(shè)計(jì)領(lǐng)域?qū)υO(shè)計(jì)人員的專業(yè)水平要求比較高，既包括專業(yè)知識(shí)，也包括從業(yè)設(shè)計(jì)經(jīng)驗(yàn)。如果芯片設(shè)計(jì)的“門檻”能降下來，那么任何一個(gè)稍加培訓(xùn)的硬件設(shè)計(jì)人員就可以如同編寫軟件程序一樣快速地完成芯片設(shè)計(jì)。本文提出芯片學(xué)習(xí)（Chip Learning）來取代芯片設(shè)計(jì)可解決上述矛盾，即采用學(xué)習(xí)的方法來完成芯片從邏輯設(shè)計(jì)到物理設(shè)計(jì)的全流程。簡(jiǎn)而言之，Chip Learning 針對(duì)這樣一類問題：輸入是簡(jiǎn)單的功能需求描述（或者芯片的硬件程序），而輸出則是電路的物理版圖。Chip Learning 通過學(xué)習(xí)已有芯片設(shè)計(jì)進(jìn)行訓(xùn)練，根據(jù)輸入生成滿足要求的電路物理版圖。我們希望 Chip Learning 學(xué)習(xí)到的模型在使用時(shí)完全不需要專業(yè)知識(shí)和設(shè)計(jì)經(jīng)驗(yàn)，可以在短時(shí)間、無人參與的情況下完成芯片設(shè)計(jì)。本文首先介紹現(xiàn)有芯片設(shè)計(jì)的流程，同時(shí)介紹近幾年人工智能（AI）技術(shù)在芯片設(shè)計(jì)中的應(yīng)用，在此基礎(chǔ)上說明實(shí)現(xiàn) Chip Learning 的思路和面臨的挑戰(zhàn)。

1 芯片設(shè)計(jì)流程和 Chip Learning

1.1 芯片設(shè)計(jì)流程

芯片設(shè)計(jì)是一個(gè)復(fù)雜的過程。通常，芯片設(shè)計(jì)指的是從需求出發(fā)最后生成版圖（layout）的過程。典型的芯片設(shè)計(jì)流程可以被簡(jiǎn)單地劃分成 5 個(gè)階段（圖 1）：① 系統(tǒng)定義（chip specification）。給定需求后，進(jìn)入系統(tǒng)定義階段，芯片設(shè)計(jì)人員確定設(shè)計(jì)參數(shù)，并完成包括結(jié)構(gòu)、接口定義等具體設(shè)計(jì)。②邏輯設(shè)計(jì)（logic design）。由芯片開發(fā)人員根據(jù)系統(tǒng)定義進(jìn)行邏輯設(shè)計(jì)，通常采用硬件開發(fā)語言 Verilog、VHDL 等實(shí)現(xiàn)芯片的硬件代碼，包括其中各個(gè)功能模塊、外部接口和整體連接。③電路設(shè)計(jì)（circuit design）。在得到芯片的硬件程序后，芯片開發(fā)人員進(jìn)行電路設(shè)計(jì)，把硬件描述轉(zhuǎn)換成為門級(jí)的電路表示①即網(wǎng)表，netlist。。④物理設(shè)計(jì)（physical design）。在得到芯片網(wǎng)表之后，芯片開發(fā)人員進(jìn)行物理設(shè)計(jì)，把門級(jí)網(wǎng)表轉(zhuǎn)換成物理實(shí)現(xiàn)表示，即芯片的版圖；其常見格式為圖數(shù)據(jù)表示，即 graphic data systemⅡ（GDSⅡ）。另外，芯片開發(fā)人員會(huì)在物理設(shè)計(jì)的各個(gè)階段進(jìn)行驗(yàn)證測(cè)試和迭代設(shè)計(jì)，以得到符合需求的芯片設(shè)計(jì)。⑤驗(yàn)證測(cè)試（test & verification）。最終完成的芯片版圖送至代工廠進(jìn)行制造，后續(xù)再進(jìn)封裝、制板、測(cè)試等工序，這樣就得到了一顆完整的芯片。

圖1 典型芯片設(shè)計(jì)流程Figure 1 Typical flow of chip design

1.2 Chip Learning

近些年來，以深度學(xué)習(xí)為代表的 AI 技術(shù)再次興盛，已經(jīng)在很多任務(wù)上表現(xiàn)出卓越的效果。例如，ResNet-512 深度學(xué)習(xí)模型在圖像識(shí)別上表現(xiàn)出超越人的識(shí)別能力[3]，DeepMind 公司提出的 AlphaGo 系列模型在圍棋游戲上表現(xiàn)超越人類棋力[4]。研究人員也開始研究將最新的 AI 技術(shù)應(yīng)用到芯片設(shè)計(jì)當(dāng)中，如深度神經(jīng)網(wǎng)絡(luò)、強(qiáng)化學(xué)習(xí)、生成對(duì)抗網(wǎng)絡(luò)等。這一方向也受到越來越多的關(guān)注。Cadence 公司已經(jīng)在 2020 年發(fā)布了iSpatial 引擎[5]，以支持機(jī)器學(xué)習(xí)進(jìn)行統(tǒng)一布局布線和優(yōu)化。Synopsys 公司也在 2019 年推出了 DSO.ai 工具[6]，其基于 AI 技術(shù)極大地提升了芯片設(shè)計(jì)效率。

然而，目前全球芯片設(shè)計(jì)中的深度學(xué)習(xí)工作還主要停留在采用人工智能技術(shù)去輔助解決傳統(tǒng)芯片設(shè)計(jì)流程中的子問題，如評(píng)估、預(yù)測(cè)芯片設(shè)計(jì)的結(jié)果等。與之不同的是，本文提出的 Chip Learning 技術(shù)內(nèi)涵則是取代傳統(tǒng)芯片設(shè)計(jì)流程，通過 AI 模型學(xué)習(xí)專業(yè)知識(shí)，從而實(shí)現(xiàn)無人化（no-man-in-the-loop）芯片設(shè)計(jì)（圖 2）。具體而言，類比傳統(tǒng)芯片設(shè)計(jì)流程，Chip Learning 可以分成 3 個(gè)重要問題：①功能生成。當(dāng)用戶用模糊的語言確定了系統(tǒng)功能，第一個(gè)重要的問題就是根據(jù)用戶意圖確定系統(tǒng)正確的功能，并生成系統(tǒng)的準(zhǔn)確表達(dá)。這種準(zhǔn)確表達(dá)可以是硬件代碼，也可以是表達(dá)式，也可以是真值表。這個(gè)問題對(duì)應(yīng)著傳統(tǒng)芯片設(shè)計(jì)流程的邏輯設(shè)計(jì)。②邏輯圖生成。當(dāng)有了準(zhǔn)確表達(dá)，第 2 個(gè)重要的問題就是要生成電路的邏輯圖表達(dá)，并在這張邏輯圖上進(jìn)行優(yōu)化，最后生成物理無關(guān)（包括工藝）的邏輯圖表達(dá)。這個(gè)問題對(duì)應(yīng)著傳統(tǒng)芯片設(shè)計(jì)流程的電路設(shè)計(jì)。③物理圖生成。當(dāng)有了電路邏輯圖后，第 3 個(gè)重要的問題就是要生成電路的具體物理版圖，這等價(jià)于一種多種約束下（如面積、功耗、物理等限制）的圖映射和優(yōu)化問題。這個(gè)問題對(duì)應(yīng)著傳統(tǒng)芯片設(shè)計(jì)流程的物理設(shè)計(jì)。

圖2 芯片學(xué)習(xí)流程Figure 2 Design flow of Chip Learning

2 芯片學(xué)習(xí)在芯片設(shè)計(jì)流程中需要解決的問題

2.1 邏輯設(shè)計(jì)

邏輯設(shè)計(jì)的核心就是要得到電路的硬件描述。通常這一過程通過人工完成，也就是硬件開發(fā)人員采用硬件描述語言如 Verilog、VHDL 手動(dòng)編寫 RTL 的硬件程序。還有一種方法就是高層次綜合（HLS）。高層次綜合指的是通過高層次綜合工具把 C、C++或者 SystemC 等高級(jí)編程語言描述的硬件功能轉(zhuǎn)化成為硬件描述語言 Verilog、VHDL 程序。傳統(tǒng)高層次綜合算法一般通過確定性的方法對(duì)高級(jí)語言進(jìn)行變換。近些年來，除了傳統(tǒng)的機(jī)器學(xué)習(xí)算法如支持向量機(jī)（SVM），最新的人工智能技術(shù)如深度神經(jīng)網(wǎng)絡(luò)（DNN）、圖神經(jīng)網(wǎng)絡(luò)（GNN）也被用于高層次綜合中，主要用于幫助更快速的 HLS 設(shè)計(jì)結(jié)果評(píng)估（質(zhì)量估計(jì)[7,8]、性能估計(jì)[9]、時(shí)序估計(jì)[10,11]、資源開銷估計(jì)[10]）和 FPGA 設(shè)計(jì)空間搜索優(yōu)化[12,13]。

與上述 2 種方法相比，芯片學(xué)習(xí)更進(jìn)一步：當(dāng)用戶給定模糊描述后，通過猜測(cè)用戶意圖自動(dòng)編寫硬件程序，或者說自動(dòng)生成硬件的準(zhǔn)確表達(dá)——可以是硬件 RTL 程序，也可以是硬件表達(dá)式，還可以是硬件真值表。這其中面臨很多挑戰(zhàn)，如用戶意圖的確定，硬件表達(dá)的準(zhǔn)確性等。在該方面，程序綜合（program synthesis）——自動(dòng)構(gòu)建由指定語言構(gòu)成的、符合用戶某種要求的程序，跟芯片學(xué)習(xí)的功能確定問題具有同樣的形式。目前，程序綜合已經(jīng)有了很多進(jìn)展可供芯片學(xué)習(xí)借鑒參考[14,15]。

2.2 電路設(shè)計(jì)

在得到芯片的硬件描述后，芯片開發(fā)人員進(jìn)行電路設(shè)計(jì)。如圖 3 所示，在電路設(shè)計(jì)中，電路的硬件描述程序會(huì)被轉(zhuǎn)化成為電路圖（網(wǎng)表），這個(gè)過程也被稱為前端設(shè)計(jì)（front-end processing）或者綜合（synthesis）。

圖3 芯片設(shè)計(jì)的邏輯設(shè)計(jì)和電路設(shè)計(jì)Figure 3 Logic design and circuit design in chip design

電路設(shè)計(jì)包含 2 個(gè)核心優(yōu)化步驟：邏輯最小化和物理映射。邏輯最小化指對(duì)電路的布爾表達(dá)式和邏輯網(wǎng)表結(jié)構(gòu)進(jìn)行化簡(jiǎn)，從而得到盡可能小的邏輯表達(dá)式。物理映射則是在給定物理工藝庫的情況（如可用的門的種類、標(biāo)準(zhǔn)單元），把邏輯表達(dá)式映射到這些物理單元上，生成盡可能簡(jiǎn)單的物理電路。當(dāng)前，芯片設(shè)計(jì)中利用 AI 技術(shù)可實(shí)現(xiàn)的相關(guān)工作主要集中在這 2 個(gè)核心優(yōu)化步驟上。LSOracle 采用深度神經(jīng)網(wǎng)絡(luò)（DNN）去動(dòng)態(tài)決定電路中不同部分是采用 And-Inverter Graph 還是 Majority-Inverter Graph 優(yōu)化器[16]。Haaswijk 等[17]和 Zhu 等[18]把邏輯優(yōu)化問題定義成馬爾可夫決策過程（Markov decision process），采用深度強(qiáng)化學(xué)習(xí)框架，圖卷積神經(jīng)網(wǎng)絡(luò)作為策略，來實(shí)現(xiàn)邏輯優(yōu)化。Hosny 等[19]則采用強(qiáng)化學(xué)習(xí)里的演員-評(píng)論家模型（A2C）來尋找時(shí)序約束下最小化面積開銷的邏輯最小化方案。Deep-PowerX 通過 DNN 來預(yù)測(cè)部分電路采用近似電路時(shí)的電路輸出錯(cuò)誤率，從而盡可能地降低電路的動(dòng)態(tài)功耗[20]。

芯片學(xué)習(xí)在這個(gè)階段要解決的問題是邏輯圖生成，也即在給定電路的硬件描述（如 RTL 程序、表達(dá)式或真值表）和可用節(jié)點(diǎn)類型的約束下，生成電路相應(yīng)的邏輯圖。在該邏輯圖中，節(jié)點(diǎn)是門、宏單元、已知功能模塊，連線是有方向的，表示信號(hào)從一端流向另外一端。如果是時(shí)序電路，邏輯圖中還會(huì)存在環(huán)路。同樣的，在該邏輯圖上需要做優(yōu)化，以盡可能地去掉電路中的冗余，保證生成的邏輯圖盡量精簡(jiǎn)。一個(gè)思路是采用傳統(tǒng)編譯的思路完成這個(gè)過程，并采用上文類似的 GNN 和增強(qiáng)學(xué)習(xí)（RL）方法實(shí)現(xiàn)圖級(jí)別優(yōu)化。另外一個(gè)思路是采用神經(jīng)編譯器（neural compiler）[4]，直接替代傳統(tǒng)的編譯技巧，把輸入轉(zhuǎn)化成為邏輯圖并在圖上做進(jìn)一步的優(yōu)化，從而得到更簡(jiǎn)潔的邏輯圖表達(dá)。

2.3 物理設(shè)計(jì)

在得到芯片網(wǎng)表之后，芯片開發(fā)人員開始進(jìn)行物理設(shè)計(jì)；其把門級(jí)網(wǎng)表轉(zhuǎn)換成物理元器件及其連線并固定下來，最后得到芯片的版圖。物理設(shè)計(jì)流程比較復(fù)雜（圖 4），不同工藝還有其獨(dú)特的地方，主要包括 floorplan 設(shè)計(jì)、布局（placement）、時(shí)鐘樹綜合（CTS）、布線（route）、完成（finish）。在開始物理設(shè)計(jì)之前，設(shè)計(jì)人員需要先確定物理設(shè)計(jì)環(huán)境，包括設(shè)計(jì)所需要的物理庫（physical library）、工藝（technology file）、設(shè)計(jì)約束庫（constraints file）等；芯片設(shè)計(jì)相關(guān)的參數(shù)，包括設(shè)計(jì)采用的工藝、芯片采用幾層金屬、最小線間距、所允許的最大扇出（fanout）等。

圖4 芯片設(shè)計(jì)的物理設(shè)計(jì)流程Figure 4 Physical design process in chip design

物理設(shè)計(jì)本身流程多、復(fù)雜，子問題也多，因此采用AI技術(shù)解決其中子問題的研究工作也相對(duì)多一些。在布局中，AI 技術(shù)主要被用來生成更好的布局和預(yù)測(cè)布局后的結(jié)果。例如，在 2021 年發(fā)表的電路后端設(shè)計(jì)自動(dòng)化的工作中[21]，谷歌把布局問題形式化為序列決策問題，從而利用強(qiáng)化學(xué)習(xí)的方法來解決，不到 6小時(shí)即可生成具有媲美或超過人工的現(xiàn)代加速器網(wǎng)表上的布局。He 和 Bao[22]使用強(qiáng)化學(xué)習(xí)訓(xùn)練一個(gè) Agent 幫助選擇空間搜索時(shí)下一步訪問的鄰居節(jié)點(diǎn)，用以指導(dǎo)生成更好的布局。在時(shí)鐘樹綜合中，AI 技術(shù)的應(yīng)用主要關(guān)注對(duì)生成的時(shí)鐘樹做優(yōu)化或預(yù)測(cè)。Lu 等[23]提出采用生成對(duì)抗網(wǎng)絡(luò)（GAN）和強(qiáng)化學(xué)習(xí)來預(yù)測(cè)、優(yōu)化生成的時(shí)鐘樹，從而降低時(shí)鐘漂移和時(shí)鐘樹長(zhǎng)度。Nagaria 和 Deb[24]、Kwon等[25]分別采用卷積神經(jīng)網(wǎng)絡(luò)（CNN）、DNN 來預(yù)測(cè)時(shí)鐘樹組件，如 gatingg 單元、buffer 數(shù)量、wireloads 等，從而幫助提高時(shí)鐘樹質(zhì)量，降低時(shí)鐘樹長(zhǎng)度、時(shí)鐘漂移等。在布線中，人工智能技術(shù)主要被用來布線結(jié)果預(yù)測(cè)和評(píng)估。Liang 等[26]和 Alawieh 等[27]將問題化為 imageto-image 問題，分別用 CNN 和條件生成對(duì)抗網(wǎng)絡(luò)（CGAN）進(jìn)行布線堵塞預(yù)測(cè)。在完成階段，AI 技術(shù)主要用于驗(yàn)證測(cè)試中的時(shí)序分析、信號(hào)完整性分析和功耗分析方面。Barboza 等[28]用隨機(jī)森林方法使時(shí)序分析可以脫離手工特征進(jìn)行，同時(shí)減小布線前時(shí)序估計(jì)的誤差。Ambasana 等[29]、Lu 等[23]、Goay 和 Goh[30]的多篇工作都以眼圖的寬高用神經(jīng)網(wǎng)絡(luò)為基礎(chǔ)預(yù)測(cè)電路信號(hào)串?dāng)_或抖動(dòng)。

芯片學(xué)習(xí)對(duì)應(yīng)的子問題是物理圖生成?？梢钥吹?，在物理設(shè)計(jì)的多個(gè)階段，AI技術(shù)被廣泛地用來輔助解決其中的子問題，芯片學(xué)習(xí)則期望能夠直接端到端得到一個(gè)最終的物理版圖。這個(gè)子問題的難度可想而知，其中涵蓋了多個(gè)子問題，也極有可能需要多個(gè)模型協(xié)同進(jìn)行工作，才有可能最終解決。利用芯片學(xué)習(xí)端到端得到最終物理版圖的挑戰(zhàn)主要有 2 個(gè)方面：①問題和約束形式化較為困難。正如上面芯片物理設(shè)計(jì)流程中所介紹的一樣，問題本身的輸入是類似網(wǎng)表的邏輯圖，最終輸出的是物理版圖。不同規(guī)模的電路蘊(yùn)含的功能也不一樣，這就意味著統(tǒng)一的模型能夠處理變長(zhǎng)、變規(guī)模的輸入和輸出。另外，物理設(shè)計(jì)中的約束也是多種多樣的，包括：芯片本身的最大面積、所能容忍的最大延遲等基本約束，以及電源網(wǎng)絡(luò)構(gòu)建、crosstalk 消除、天線效應(yīng)等約束。這些約束需要變成結(jié)構(gòu)化的信息從而可以被人工智能模型所接受，也即計(jì)合理的數(shù)據(jù)結(jié)構(gòu)，這也是非常困難的。②問題對(duì)應(yīng)的解空間規(guī)模大。電路物理設(shè)計(jì)過程中本身就包含了很多復(fù)雜度很高甚至于是 NP 完全問題②即多項(xiàng)式復(fù)雜程度的非確定性問題,是世界七大數(shù)學(xué)難題之一。，這也就意味著物理設(shè)計(jì)本身是一個(gè)隨著規(guī)模增大復(fù)雜度急劇上升的問題。

對(duì)于解決芯片學(xué)習(xí)物理版圖生成這個(gè)非常困難的問題，目前已經(jīng)看到了一些曙光。谷歌使用 RL 和GNN 替代了傳統(tǒng)的布局過程，Liao 等[31]、He 和 Bao[22]也提出了直接替代布線過程的小規(guī)模電路上的方案，從而證明了 AI 技術(shù)在傳統(tǒng)問題上大有可為。物理版圖最終是要針對(duì)工藝的，而值得慶幸的是，現(xiàn)在芯片設(shè)計(jì)流程中的設(shè)計(jì)規(guī)則是抽象出來與工藝無關(guān)的約束規(guī)則，這也將是芯片學(xué)習(xí)解決方案未來能夠泛化到不同工藝上的基礎(chǔ)。

2.4 驗(yàn)證測(cè)試

驗(yàn)證測(cè)試貫穿整個(gè)芯片設(shè)計(jì)流程。在不同階段，芯片開發(fā)人員都需要對(duì)得到的設(shè)計(jì)進(jìn)行反復(fù)驗(yàn)證，如功能測(cè)試驗(yàn)證、邏輯測(cè)試驗(yàn)證、電路測(cè)試驗(yàn)證、網(wǎng)表測(cè)試驗(yàn)證、版圖測(cè)試驗(yàn)證。

對(duì)于芯片學(xué)習(xí)而言，驗(yàn)證測(cè)試核心要解決的挑戰(zhàn)就是黑盒解決方案的精度保證。現(xiàn)有的 AI 技術(shù)雖然能在很多問題上達(dá)到很好的效果，但其為人所詬病的一點(diǎn)就在于這些黑盒模型缺乏可解釋性，對(duì)于輸出結(jié)果的精度也無法給出理論的保證。這一點(diǎn)對(duì)于芯片學(xué)習(xí)尤其重要，因?yàn)樾酒髌某杀痉浅８?，即使未來在工程上芯片學(xué)習(xí)能夠解決問題，AI 新技術(shù)的可解釋性也需要繼續(xù)深入研究。

3 未來工作

芯片學(xué)習(xí)是萬物互聯(lián)的智能時(shí)代解決芯片設(shè)計(jì)需求大和代價(jià)高之間矛盾的核心方法。目前，AI 新技術(shù)在芯片設(shè)計(jì)流程中已經(jīng)得到應(yīng)用（表1），然而這些工作都還是集中在芯片設(shè)計(jì)各個(gè)環(huán)節(jié)當(dāng)中的子問題，主要是輔助傳統(tǒng)設(shè)計(jì)流程，完成預(yù)測(cè)、評(píng)估方面的功能，尚未實(shí)現(xiàn) AI 取代傳統(tǒng)芯片設(shè)計(jì)流程；芯片學(xué)習(xí)則是希望能夠完全取代傳統(tǒng)芯片設(shè)計(jì)流程，用 AI 模型學(xué)習(xí)專家知識(shí)，大幅度降低芯片設(shè)計(jì)門檻，提升芯片設(shè)計(jì)效率，從而實(shí)現(xiàn)端到端的快速無人化芯片設(shè)計(jì)。

表1 AI新技術(shù)在芯片設(shè)計(jì)流程中的應(yīng)用Table 1 AI algorithms in chip design

芯片學(xué)習(xí)未來有 3 點(diǎn)主要工作。①全流程。芯片學(xué)習(xí)在各個(gè)流程上實(shí)現(xiàn)取代傳統(tǒng)算法，同時(shí)在各個(gè)流程中消除人的參與，從而實(shí)現(xiàn)芯片設(shè)計(jì)全流程無人化以節(jié)省人力資源，實(shí)現(xiàn)高效率的芯片設(shè)計(jì)。②跨層次優(yōu)化。利用芯片學(xué)習(xí)，希望將芯片設(shè)計(jì)各個(gè)環(huán)節(jié)打通實(shí)現(xiàn)跨層次設(shè)計(jì)與優(yōu)化，實(shí)現(xiàn)大規(guī)模芯片統(tǒng)一設(shè)計(jì)，從而實(shí)現(xiàn)更優(yōu)的芯片設(shè)計(jì)。③并行加速。AI 技術(shù)以計(jì)算量大、數(shù)據(jù)量大著稱，而芯片設(shè)計(jì)又是非常復(fù)雜的任務(wù)，芯片學(xué)習(xí)也需要研究并行和加速方法。例如，采用已經(jīng)蓬勃發(fā)展的人工智能芯片，從而保證芯片設(shè)計(jì)效率。未來，芯片學(xué)習(xí)希望實(shí)現(xiàn)從設(shè)計(jì)芯片到自動(dòng)生成芯片的轉(zhuǎn)變，更好地支撐智能萬物互聯(lián)時(shí)代的應(yīng)用需求。