一種基于小間距LED顯示驅(qū)動(dòng)的SRAM 控制器設(shè)計(jì)與實(shí)現(xiàn)

范學(xué)仕，王 松，唐茂潔，李鳴曉

（中科芯集成電路有限公司，江蘇無錫 214072）

1 引言

隨著LED顯示驅(qū)動(dòng)技術(shù)的更新?lián)Q代，小間距LED顯示驅(qū)動(dòng)正逐步成為主流技術(shù)[1-2]。相比于傳統(tǒng)顯示屏，具有高密度、高清晰度、寬角度、高亮度、高刷新率、高對(duì)比度、智能控制、節(jié)能環(huán)保等多種技術(shù)優(yōu)勢(shì)的高端小間距LED顯示屏成為重點(diǎn)發(fā)展的對(duì)象[3-4]。多路恒流LED 驅(qū)動(dòng)芯片通過串行數(shù)字信號(hào)和PWM 配合使用，具有匹配性好、電流控制精準(zhǔn)、顯示灰度高的特點(diǎn)，可以達(dá)到良好的顯示效果，在小點(diǎn)間距LED 驅(qū)動(dòng)芯片中得到廣泛應(yīng)用[5-6]。隨著5G+8K顯示技術(shù)的逐漸成熟，照明設(shè)備、顯示屏及其他電子設(shè)備等顯示驅(qū)動(dòng)產(chǎn)品的發(fā)展推動(dòng)著存儲(chǔ)技術(shù)的發(fā)展，大規(guī)模數(shù)據(jù)計(jì)算和傳輸對(duì)存儲(chǔ)器性能提出越來越高的要求[7-8]。

在多行掃多通道恒流LED顯示驅(qū)動(dòng)芯片中，為節(jié)省帶寬、提高刷新率、降低功耗和面積，數(shù)據(jù)的讀寫是同時(shí)進(jìn)行的[9]。常用的做法有兩種，一是采用兩塊大小相同的SRAM 分別進(jìn)行讀寫操作；二是采用雙端口SRAM 實(shí)現(xiàn)同時(shí)讀寫的操作[10-11]。第一種做法不僅增加了IP 的成本和芯片面積，還增加了實(shí)現(xiàn)的復(fù)雜度，同樣增加了芯片的面積。第二種方法采用雙端口的SRAM，受限于不同的工藝廠商和IP 廠商，可供選擇的雙端口SRAM 屈指可數(shù)，極大地限制了產(chǎn)品的迭代升級(jí)，同時(shí)成本也大幅度增加[12]。

本文針對(duì)小間距LED顯示驅(qū)動(dòng)的應(yīng)用背景，突破常規(guī)選擇，打破局限，選用通用類型的SRAM IP 設(shè)計(jì)了一種SRAM 控制器。

2 SRAM 控制器電路設(shè)計(jì)與實(shí)現(xiàn)

2.1 總結(jié)架構(gòu)設(shè)計(jì)

基于小間距LED顯示驅(qū)動(dòng)的SRAM 控制電路結(jié)構(gòu)如圖1 所示[13]。整個(gè)控制器電路由指令譯碼電路、控制電路、數(shù)據(jù)處理電路、MBIST 電路和SRAM 存儲(chǔ)陣列電路5 個(gè)部分組成。指令譯碼電路根據(jù)輸入的時(shí)鐘信號(hào)、選擇信號(hào)和輸入數(shù)據(jù)信號(hào)，譯碼成相應(yīng)的控制指令和寫入數(shù)據(jù)；控制電路生成讀/寫信號(hào)、地址信號(hào)、寫數(shù)據(jù)信號(hào)和模式選擇信號(hào)等SRAM 相關(guān)控制信號(hào)；數(shù)據(jù)處理電路完成輸入數(shù)據(jù)、讀出數(shù)據(jù)和預(yù)讀取數(shù)據(jù)等數(shù)據(jù)處理；MBIST 電路根據(jù)模式選擇信號(hào)對(duì)SRAM 進(jìn)行校驗(yàn)，并將校驗(yàn)結(jié)果輸出；SRAM 存儲(chǔ)陣列電路用于數(shù)據(jù)存儲(chǔ)。

圖1 SRAM 控制器電路結(jié)構(gòu)

2.2 指令譯碼電路設(shè)計(jì)

指令譯碼電路在輸入時(shí)鐘的驅(qū)動(dòng)下，根據(jù)選擇信號(hào)的長短和串行輸入數(shù)據(jù)將輸入信號(hào)譯碼成相應(yīng)的模式選擇控制信號(hào)和寫入到SRAM 的并行LED顯示數(shù)據(jù)，指令譯碼時(shí)序如圖2 所示。通過記錄選擇信號(hào)高電平期間時(shí)鐘信號(hào)上升沿的個(gè)數(shù)，選擇進(jìn)入MBIST校驗(yàn)?zāi)Ｊ交蛘哌M(jìn)入SRAM 讀/寫數(shù)據(jù)模式。時(shí)鐘最高頻率為50 MHz，當(dāng)記錄高電平個(gè)數(shù)為X 時(shí)，進(jìn)入MBIST 校驗(yàn)?zāi)Ｊ?；記錄高電平個(gè)數(shù)為Y 時(shí)，進(jìn)入SRAM 讀模式；記錄高電平個(gè)數(shù)為Z（X、Y、Z 均可自行定義）時(shí)，進(jìn)入SRAM 寫模式，并將串行輸入數(shù)據(jù)通過移位寄存器轉(zhuǎn)換為并行數(shù)據(jù)傳遞到數(shù)據(jù)處理電路中。

圖2 指令譯碼時(shí)序

為進(jìn)一步降低系統(tǒng)功耗，通過時(shí)鐘門控電路，關(guān)閉暫時(shí)用不到的芯片部分如觸發(fā)器、邏輯門等。節(jié)約的功耗主要是開關(guān)電容的降低以及開關(guān)系數(shù)的減小，原因是當(dāng)時(shí)鐘頻率處于閑置狀態(tài)時(shí)，一些不必需的晶體管被關(guān)閉，在整個(gè)模塊不工作時(shí)就可以節(jié)省大量的功耗。這種時(shí)鐘門控的狀態(tài)機(jī)是有限的，并且包含在RTL 代碼中。在實(shí)際芯片工作過程中，只有數(shù)據(jù)讀寫，SRAM 才會(huì)工作，因此對(duì)于SRAM 的讀寫時(shí)鐘采用門時(shí)鐘電路處理，只有在讀寫信號(hào)發(fā)生時(shí)才會(huì)工作，從而達(dá)到降低功耗的目的。

2.3 控制電路設(shè)計(jì)

控制電路包括：（1）狀態(tài)機(jī)電路，實(shí)現(xiàn)讀、寫、空閑、待機(jī)4 種不同狀態(tài)的切換；（2）地址生成電路，生成寫入數(shù)據(jù)對(duì)應(yīng)的SRAM 地址信號(hào)；（3）時(shí)鐘生成電路，生成SRAM 的讀寫時(shí)鐘；讀/寫信號(hào)生成電路，生成SRAM 的讀/寫信號(hào)。

狀態(tài)機(jī)電路實(shí)現(xiàn)讀、寫、空閑、待機(jī)4 種不同狀態(tài)的切換，完成SRAM 數(shù)據(jù)的讀取和寫入。上電復(fù)位之后系統(tǒng)處于空閑狀態(tài)，根據(jù)讀請(qǐng)求信號(hào)/寫請(qǐng)求信號(hào)跳轉(zhuǎn)到相應(yīng)的讀/寫狀態(tài)，當(dāng)讀寫同時(shí)發(fā)出請(qǐng)求時(shí)，優(yōu)先處理寫操作。

指令譯碼電路每譯碼一組寫入SRAM 數(shù)據(jù)，地址生成電路將生成的寫地址加1，直到寫滿一幀數(shù)據(jù)；系統(tǒng)從SRAM 每讀出一組數(shù)據(jù)，地址生成電路將生成的讀地址加1。此外地址生成電路增加地址溢出保護(hù)功能，防止超出地址范圍的非法操作。

時(shí)鐘生成電路根據(jù)狀態(tài)機(jī)電路當(dāng)前的工作狀態(tài)和指令譯碼電路的讀寫請(qǐng)求，產(chǎn)生相應(yīng)的讀/寫時(shí)鐘信號(hào)，上升沿進(jìn)行讀/寫操作。一組讀時(shí)鐘讀出當(dāng)前顯示所需要的一組數(shù)據(jù)，一組寫時(shí)鐘每次寫入一個(gè)顯示數(shù)據(jù)。

讀/寫信號(hào)生成電路，根據(jù)時(shí)鐘生成電路生成的讀/寫時(shí)鐘信號(hào)，生成相應(yīng)的讀/寫信號(hào)，讀信號(hào)為高，即為“1”，寫信號(hào)為低，即為“0”。讀寫操作相互獨(dú)立，支持任意的讀寫操作。

所述控制電路狀態(tài)跳轉(zhuǎn)關(guān)系如圖3 所示，總共包含空閑、讀、寫和待機(jī)4 種狀態(tài)。系統(tǒng)在上電之后處于空閑狀態(tài)，當(dāng)換幀信號(hào)到來時(shí)，意味著開始進(jìn)行數(shù)據(jù)顯示，狀態(tài)機(jī)跳轉(zhuǎn)到讀狀態(tài)。在每一個(gè)讀狀態(tài)中，需要讀取16 個(gè)通道的數(shù)據(jù)，當(dāng)16 個(gè)數(shù)據(jù)全部從SRAM 中讀出，讀完成信號(hào)拉高，否則讀未完成信號(hào)拉高。若在讀狀態(tài)中有寫請(qǐng)求信號(hào)，則優(yōu)先處理寫操作，系統(tǒng)跳轉(zhuǎn)至寫狀態(tài)。在寫狀態(tài)中，每一次寫入一個(gè)通道數(shù)據(jù)，寫完數(shù)據(jù)之后，根據(jù)讀未完成信號(hào)的高低，跳轉(zhuǎn)至讀狀態(tài)或者待機(jī)狀態(tài)。在待機(jī)狀態(tài)中，等待下一次寫請(qǐng)求進(jìn)入寫狀態(tài)或者讀未完成進(jìn)入讀狀態(tài)。

圖3 系統(tǒng)狀態(tài)跳轉(zhuǎn)關(guān)系

2.4 數(shù)據(jù)處理電路設(shè)計(jì)

基于LED顯示驅(qū)動(dòng)的SRAM 控制電路，適用于多行掃多通道恒流LED 驅(qū)動(dòng)芯片?，F(xiàn)以32 行掃16 通道16 位灰度的恒流LED 驅(qū)動(dòng)芯片為例，一幀數(shù)據(jù)的大小為32（行掃）×16（通道）×16 bit=8192 bit=8 kbit，兩幀數(shù)據(jù)總共需要16 kbit 的SRAM 用于存放數(shù)據(jù)，SRAM 的地址為10 bit，數(shù)據(jù)為16 bit，圖4 為所述SRAM 存放數(shù)據(jù)圖。根據(jù)SRAM 的地址最高位將16kbit的SRAM 分為大小相同的兩個(gè)8 kbit SRAM。低地址（0～10’h1FF）用于存放需要讀取的當(dāng)前顯示的一幀數(shù)據(jù)，高地址（10’h200～10’h3FF）用于存放需要寫入的下一幀顯示的數(shù)據(jù)。讀寫操作可獨(dú)立進(jìn)行，互不干擾，在讀取當(dāng)前幀數(shù)據(jù)的同時(shí)，可以寫入下一幀顯示數(shù)據(jù)，以此進(jìn)一步提高刷新率。

圖4 SRAM 存放數(shù)據(jù)圖

具體的寫入SRAM 數(shù)據(jù)和顯示的對(duì)應(yīng)關(guān)系如表1 所示。通過指令譯碼將灰度數(shù)據(jù)第1 個(gè)16 bit 數(shù)據(jù)作為第1 行通道15 的數(shù)據(jù)，第2 個(gè)16 bit 數(shù)據(jù)作為第1 行通道14 的數(shù)據(jù)，……，第17 個(gè)16 bit 數(shù)據(jù)作為第2 行通道15 的數(shù)據(jù)，……，第512 個(gè)16 bit 數(shù)據(jù)作為第32 行通道0 的數(shù)據(jù)。

表1 寫入SRAM 數(shù)據(jù)和顯示的對(duì)應(yīng)關(guān)系

2.5 MBIST 電路設(shè)計(jì)

為提高芯片可測(cè)性，本文通過MBIST 方式提供芯片可測(cè)性，進(jìn)而保證芯片性能。MBIST 校驗(yàn)電路當(dāng)指令譯碼生成的模式選擇信號(hào)為高時(shí)，執(zhí)行SRAM 校驗(yàn)操作，并將校驗(yàn)結(jié)果輸出，用于判斷SRAM 是否正常的具體校驗(yàn)過程如下。

（1）SRAM 地址從0 到10’h3FF：所有的SRAM寫16’h5555；

（2）SRAM 地址從0 到10’h3FF：先讀出（1）寫入的16’h5555，再寫入16’hAAAA；

（3）SRAM 地址從0 到10’h3FF：先讀出（2）寫入的16’hAAAA，再寫16’h0000；

（4）SRAM 地址從0 到10’h3FF：先讀出（3）寫入的16’h0000，再寫16’hFFFF；

（5）SRAM 地址從10’h3FF 到0：先讀出（4）寫入的16’hFFFF，再寫16’hAAAA；

（6）SRAM 地址從10’h3FF 到0：先讀出（5）寫入的16’hAAAA，再寫16’h5555；

（7）SRAM 地址從10’h3FF 到0：先讀出（6）寫入的16’h5555，再寫16’hFFFF；

（8）SRAM 地址從10’h3FF 到0：讀出（7）寫入的16’hFFFF。

當(dāng)（1）～（8）所有的寫入讀出全部正確，則SRAM校驗(yàn)正確，此時(shí)SDO 始終輸出1；否則SRAM 校驗(yàn)錯(cuò)誤，此時(shí)SDO 輸出0。

2.6 SRAM 存儲(chǔ)陣列電路設(shè)計(jì)

SRAM 讀操作時(shí)序如圖5 所示，在時(shí)鐘上升沿，讀使能信號(hào)拉高，從SRAM 的地址A 讀出數(shù)據(jù)DATA[A]SRAM 寫操作時(shí)序如圖6 所示，在時(shí)鐘上升沿，讀使能信號(hào)拉低，將數(shù)據(jù)DATA[A]寫入SRAM的地址A 中。SRAM 讀寫同時(shí)進(jìn)行時(shí)的時(shí)序如圖7 所示，SRAM 需連續(xù)讀取地址A～A+3 的數(shù)據(jù)，在讀取完地址A+1 的數(shù)據(jù)之后，出現(xiàn)寫地址B 的操作，此時(shí)系統(tǒng)狀態(tài)機(jī)跳轉(zhuǎn)至寫狀態(tài)，在將DATA[B]的數(shù)據(jù)寫入地址B 之后，繼續(xù)之前未完成的讀操作，將地址A+2 和地址A+3 的數(shù)據(jù)讀出。

圖5 SRAM 讀操作時(shí)序

圖6 SRAM 寫操作時(shí)序

圖7 SRAM 讀寫同時(shí)進(jìn)行時(shí)的時(shí)序

3 結(jié)果及分析

本文提出的32 掃恒流PWM 輸出LED 驅(qū)動(dòng)芯片是一款全彩LED顯示屏驅(qū)動(dòng)芯片，內(nèi)建PWM 高刷新算法，專門針對(duì)小間距顯示屏存在的低灰問題做出優(yōu)化處理，可以有效地解決傳統(tǒng)的PWM 刷新率較低、灰度等級(jí)不高、低灰麻點(diǎn)、首行偏暗、開路十字架等問題。

SRAM 正常讀仿真時(shí)序如圖8 所示，DCLK_IN 為時(shí)鐘信號(hào)，data_in 為SRAM 讀出的數(shù)據(jù)信號(hào)，wr_data為寫入SRAM 的數(shù)據(jù)信號(hào)，addr 為SRAM 讀寫地址信號(hào)，ram_clk 為采用門控時(shí)鐘技術(shù)之后的SRAM 讀寫時(shí)鐘，cen 為SRAM 片選信號(hào)。cen 為低時(shí)，選擇SRAM，此時(shí)依次從SRAM 的地址0x50～0x5f 讀出數(shù)據(jù)0xffff、0x7fff、……、0x3、0x1。

圖8 SRAM 正常讀仿真時(shí)序

SRAM 讀寫沖突仿真時(shí)序如圖9 所示，SRAM 正在從地址0x220～0x22f 中依次讀出數(shù)據(jù)0xffff、0x7fff、……、0x3、0x1，但是在讀完地址0x22a 后，系統(tǒng)向SRAM 發(fā)出寫地址0x79 的請(qǐng)求（wr_en 為0），此時(shí)由于寫優(yōu)先級(jí)高，控制器暫停讀操作，優(yōu)先執(zhí)行寫操作，向地址0x79 寫入數(shù)據(jù)0xff，寫操作完成之后，繼續(xù)讀取0x22b 及之后的地址數(shù)據(jù)。

圖9 讀寫沖突仿真時(shí)序

圖10 為MBIST 按照2.5 節(jié)進(jìn)行的正確校驗(yàn)過程，校驗(yàn)結(jié)果正確，sdo 始終輸出1。

圖10 MIBST 校驗(yàn)正確仿真時(shí)序

設(shè)計(jì)的芯片已完成流片，實(shí)測(cè)結(jié)果表明，仿真結(jié)果符合預(yù)期，測(cè)試驗(yàn)證結(jié)果與仿真一致（見表2）。

由表2 可知，采用該SRAM 控制器結(jié)構(gòu)的芯片在整體面積上減少40%，在相同的數(shù)據(jù)量條件下，基于該SRAM 控制器的芯片在傳輸效率上提升近50%，級(jí)聯(lián)個(gè)數(shù)提升50%。

表2 設(shè)計(jì)芯片與傳統(tǒng)LED 驅(qū)動(dòng)芯片測(cè)試結(jié)果對(duì)比

4 總結(jié)

本文介紹了LED 大屏顯示的應(yīng)用背景，以此提出對(duì)LED 大屏顯示驅(qū)動(dòng)電路的設(shè)計(jì)要求。接著對(duì)整體電路中的各個(gè)功能模塊（控制電路、指令譯碼電路、數(shù)據(jù)處理電路、MBIST 電路）進(jìn)行設(shè)計(jì)，并給出重要子電路參數(shù)的仿真波形。針對(duì)多行掃多通道恒流LED顯示驅(qū)動(dòng)芯片的SRAM 選擇問題，突破常規(guī)選擇，基于通用類型SRAM，分析并設(shè)計(jì)了一款基于小間距LED顯示驅(qū)動(dòng)的SRAM 控制電路，為相似設(shè)計(jì)提供了新的選擇設(shè)計(jì)思路。實(shí)驗(yàn)結(jié)果表明該芯片面積減小40%，有效降低了成本；同時(shí)節(jié)省系統(tǒng)帶寬，傳輸效率進(jìn)一步提升了50%；降低了系統(tǒng)設(shè)計(jì)的復(fù)雜度。