基于玻璃鈍化結(jié)構(gòu)的梁式引線肖特基T 型對(duì)管芯片的研制

湯寅,熊威,王霄,楊勇

(南京電子器件研究所,江蘇 南京 210016)

肖特基勢(shì)壘二極管與PN 結(jié)二極管相比,起始電壓低、貯存電荷效應(yīng)小、開關(guān)速度快[1-2],所以能在很高的頻率下工作,在通信、微波測(cè)量和微波儀器中得到廣泛使用。梁式引線結(jié)構(gòu)由于摒棄了管殼封裝,直接用電鍍金梁代替常規(guī)器件的引線,用它直接連接到微帶電路上,引線電感小的同時(shí)消除了管殼電容,極大提高了器件的頻率性能[3-6]。

N 型Si 基梁式引線低勢(shì)壘肖特基二極管T 型串聯(lián)對(duì)管芯片結(jié)合了肖特基二極管和梁式引線結(jié)構(gòu)的特點(diǎn),并將2 只芯片集成在一起,可以有效提升芯片的一致性,使整流檢波電路的對(duì)稱性更好,電路穩(wěn)定性和可靠性得到有效提高。該種形式器件應(yīng)用領(lǐng)域非常廣泛,可用于平衡式混頻器和寬帶檢波器等微波電路,在倍壓整流檢波電路、自動(dòng)增益控制(AGC)、微波信號(hào)源的自動(dòng)電平控制(ALC)環(huán)路和接收機(jī)中的常用調(diào)幅解調(diào)等方面也有重要應(yīng)用。早期國內(nèi)外有少量關(guān)于硅梁式引線集成器件的報(bào)道[7-8],但采用的是類似聚酰亞胺支撐的技術(shù)途徑,由于可靠性差等原因?qū)е缕洳痪邆涔こ虘?yīng)用價(jià)值。而基于玻璃鈍化結(jié)構(gòu)的梁式引線集成器件雖然機(jī)械強(qiáng)度高、可靠性優(yōu)異,但工藝實(shí)現(xiàn)難度較大,且對(duì)集成管芯的參數(shù)性能一致性要求極高,多年來國內(nèi)外在這方面的研究報(bào)道鮮見。

本文設(shè)計(jì)了一種易于實(shí)現(xiàn)的基于玻璃鈍化結(jié)構(gòu)的梁式引線集成器件工藝途徑,主要通過玻璃槽成型及鈍化技術(shù)結(jié)合低勢(shì)壘蒸發(fā)工藝實(shí)現(xiàn)了器件制備。研制的芯片正向壓降VF≤350 mV,結(jié)電容Cjo≤0.1 pF,擊穿電壓VBR≥4 V,動(dòng)態(tài)電阻RD≤20 Ω,電壓靈敏度Sv≥17 mV/μW,對(duì)管芯片的關(guān)鍵電參數(shù)偏差小于5%?；谠摷夹g(shù)途徑可進(jìn)一步拓展為對(duì)管(反向并聯(lián))、四管堆(含環(huán)形、交叉環(huán)形、共面環(huán)形、橋型、共面橋型)等結(jié)構(gòu)形式,非常適用于微波混合集成電路,可有效促進(jìn)整個(gè)電路組件的小型化發(fā)展。

1 結(jié)構(gòu)設(shè)計(jì)

本文設(shè)計(jì)的梁式引線T 型串聯(lián)對(duì)管芯片結(jié)構(gòu)如圖1 所示。器件由兩個(gè)對(duì)稱的肖特基單結(jié)組成,以確保電參數(shù)的一致性。硅島周圍采用“V” 字型玻璃鈍化支撐保護(hù),以提升器件機(jī)械強(qiáng)度和可靠性水平。金-半接觸周圍采用低壓化學(xué)氣相沉積(LPCVD) 生長的SiO2鈍化,以降低器件漏電流水平。勢(shì)壘孔選用優(yōu)化后的勢(shì)壘金屬以降低勢(shì)壘高度,進(jìn)而獲得優(yōu)良的正向?qū)妷?。電極互連以及引出端金梁均采用電鍍實(shí)現(xiàn),具備高的附著力和優(yōu)良的鍵合特性。

圖1 梁式引線T 型串聯(lián)對(duì)管芯片的結(jié)構(gòu)示意圖Fig.1 Schematic diagram of T-type beam lead Schottky diode series pairs

肖特基單結(jié)芯片的I-V特性和電場(chǎng)分布仿真結(jié)果分別如圖2 和圖3 所示。設(shè)計(jì)的單結(jié)芯片的正向電壓低于350 mV,反向擊穿電壓高于5 V,且呈現(xiàn)體內(nèi)擊穿。

圖2 肖特基單結(jié)芯片的I-V 特性。(a)正向I-V 曲線;(b)反向I-V 曲線Fig.2 The I-V characteristic of single Schottky diode.(a) Forward I-V curve;(b) Reverse I-V curve

圖3 肖特基單結(jié)芯片的電場(chǎng)分布Fig.3 The electric field distribution of single Schottky diode

2 工藝制備

本文制備的對(duì)管芯片實(shí)物外觀如圖4 所示。器件采用的是n 型外延硅片,由于本器件為低勢(shì)壘肖特基二極管對(duì),對(duì)于外延材料要求較高,要求外延厚度極薄的同時(shí)過渡區(qū)極短。在工藝方面的難度主要集中于玻璃槽成型、玻璃鈍化填充以及低勢(shì)壘蒸發(fā)工藝。

圖4 梁式引線T 型串聯(lián)對(duì)管芯片外觀圖。(a)正面;(b)背面Fig.4 Figuration of T-type beam lead Schottky diode series pairs.(a) Front side;(b) Back side

玻璃槽成型工藝是實(shí)現(xiàn)高可靠性梁式引線結(jié)構(gòu)的關(guān)鍵技術(shù)之一?；诓Ａрg化的梁式引線結(jié)構(gòu)芯片,需在勢(shì)壘結(jié)構(gòu)四周刻蝕出“V” 型玻璃槽結(jié)構(gòu),用以填充玻璃,使之與硅片保持平坦,以利于制作勢(shì)壘和歐姆接觸的引出端。TMAH 濕法腐蝕工藝是實(shí)現(xiàn)“V”型玻璃槽結(jié)構(gòu)的適宜途徑,具備良好形貌的同時(shí)可以使硅片的工藝損傷降到最低,且能保障良好的工藝一致性。但在試驗(yàn)中發(fā)現(xiàn),假如“V” 型玻璃槽全部采用濕法腐蝕工藝腐蝕至30 μm 以上深度,方形硅島的四角將會(huì)出現(xiàn)不同程度的鉆蝕,導(dǎo)致直角變圓滑(如圖5 所示),從而影響后續(xù)工藝的進(jìn)行。針對(duì)該問題,試驗(yàn)采用了梯度式腐蝕法,即ICP 干法刻蝕+TMAH濕法腐蝕相結(jié)合的方法,可以較好地解決直角鉆蝕的問題。圖6 展示了采用梯度式腐蝕法后的器件形貌,其中圖6(a)為光學(xué)顯微鏡俯視圖,可見直角鉆蝕得到了明顯改善;圖6(b)為SEM 側(cè)視圖,顯示了良好“V” 型玻璃槽側(cè)面形貌,槽內(nèi)側(cè)壁光滑無毛刺。

圖5 TMAH 濕法腐蝕后的形貌Fig.5 The morphology after TMAH-wet corrosion

圖6 梯度式腐蝕法后的形貌。(a)光學(xué)顯微鏡俯視圖;(b)SEM 側(cè)視圖Fig.6 The morphology after gradient corrosion.(a) Top view using light microscope;(b) Side view using SEM

另一個(gè)工藝難點(diǎn)在于玻璃鈍化,工藝上需選擇熱膨脹系數(shù)小的鈍化玻璃粉材料,以實(shí)現(xiàn)與硅的最佳應(yīng)力匹配效果,提高器件支撐強(qiáng)度的同時(shí)降低翹曲變形。玻璃涂覆方面選擇了刮涂法,具有易操作、可重復(fù)、污染少、利用率高等優(yōu)點(diǎn)。玻璃漿進(jìn)行烘干后體積收縮明顯,易造成臺(tái)面邊緣缺乏覆蓋從而導(dǎo)致漏電流增大,因此需要適當(dāng)提高玻璃漿中玻璃粉的占比,但占比太高又易造成玻璃鈍化均勻性差、厚薄不一。在兼顧覆蓋和均勻性兩方面的前提下,通過大量試驗(yàn)摸索得出了玻璃粉與溶劑最佳質(zhì)量配比為8 ∶2,可保證玻璃鈍化膜的覆蓋效果。優(yōu)化后的玻璃鈍化形貌如圖7所示,可見V 形玻璃槽能夠得到完全、嚴(yán)密的覆蓋填充。

圖7 V 形槽玻璃鈍化后的形貌Fig.7 The morphology of V-groove after glass passivation

肖特基二極管是目前使用最多的非線性器件[9-10],有別于歐姆接觸[11]器件,它的金屬電極系統(tǒng)與半導(dǎo)體在二者的界面上接觸形成了肖特基接觸或整流接觸[12]。其中,肖特基接觸勢(shì)壘的設(shè)計(jì)尤為重要,是器件電參數(shù)實(shí)現(xiàn)的關(guān)鍵技術(shù)之一。隨肖特基勢(shì)壘高度的降低,其不均勻性將增大[13],對(duì)于肖特基對(duì)管而言研制難度更高。肖特基勢(shì)壘二極管的伏安特性為:

式中:IS為飽和電流;q為電子電荷;n為理想因子;k為玻耳茲曼常數(shù);T為熱力學(xué)溫度;r為勢(shì)壘結(jié)半徑;A*為理查遜常數(shù);Φ為金屬-半導(dǎo)體接觸的勢(shì)壘高度。

勢(shì)壘高度Φ的精準(zhǔn)設(shè)計(jì)是實(shí)現(xiàn)低勢(shì)壘性能的關(guān)鍵。勢(shì)壘金屬的選擇對(duì)器件性能的優(yōu)劣有重要的影響,表1列出了幾種常見金屬與n-Si 接觸的勢(shì)壘高度,此外,勢(shì)壘金屬的選擇還需要結(jié)合穩(wěn)定性以及黏附性能等綜合考慮。從耐燒毀特性的角度來看,應(yīng)盡量選擇那些與硅共熔溫度高、熱導(dǎo)率高、比熱與比重之積大(即熱擴(kuò)散率小)且與SiO2黏附性能好的金屬;從勢(shì)壘高度來看,許多金屬都可以與n-Si 形成中低勢(shì)壘;從與硅共熔溫度要高來看,Mo、Ta、Ti 較為合適;而從與SiO2黏附性能來看,Al、Cr、Ti 具有良好附著力。綜合比較,選擇Ti 作為低勢(shì)壘金屬是較佳選擇。

表1 常見金屬與n-Si 接觸的勢(shì)壘高度Tab.1 The barrier height of common metal in contact with silicon

除勢(shì)壘金屬的設(shè)計(jì)外,隨后的蒸發(fā)工藝同樣至關(guān)重要,直接影響器件的電參數(shù)性能。當(dāng)選擇鈦(Ti)作為低勢(shì)壘金屬時(shí),試驗(yàn)中發(fā)現(xiàn)蒸發(fā)腔室的真空度對(duì)器件電參數(shù)特別是擊穿電壓有明顯影響,如圖8 所示。經(jīng)研究發(fā)現(xiàn)由于Ti 金屬極活潑、易氧化,如果蒸發(fā)腔室的真空度較低,殘余空氣中的活性分子(如氧分子)與金屬原子將形成化合物,影響肖特基器件的勢(shì)壘高度;蒸發(fā)金屬粒子的直線運(yùn)動(dòng)也會(huì)受到殘余氣體分子的碰撞而形成霧狀微粒,難以制備均勻平整的勢(shì)壘金屬薄膜,導(dǎo)致器件電參數(shù)一致性的下降。經(jīng)試驗(yàn)發(fā)現(xiàn),真空度越高(≤0.07 mPa),蒸發(fā)金屬粒子的平均自由程越大,越容易獲得高質(zhì)量的勢(shì)壘金屬薄膜。

圖8 真空度對(duì)擊穿電壓的影響Fig.8 The influence of vacuum degree on breakdown voltage

3 結(jié)果與分析

在室溫下對(duì)研制器件兩路芯片進(jìn)行正向I-V測(cè)試,測(cè)試結(jié)果如圖9 所示。兩路芯片在正向電流1 mA 時(shí)的正向電壓分別為312 mV 和313 mV,呈現(xiàn)低勢(shì)壘特性,且芯片對(duì)稱性極佳,偏差僅為0.3%。圖10 為測(cè)得的對(duì)管芯片動(dòng)態(tài)電阻隨正向電流的變化曲線,動(dòng)態(tài)電阻隨正向電流增大而降低,在10 mA 附近達(dá)到最低點(diǎn)后逐漸增大,呈現(xiàn)U 型變化趨勢(shì),這是由于肖特基器件在大信號(hào)輸入下電流特性趨近飽和的緣故。當(dāng)正向電流為5 mA 時(shí),動(dòng)態(tài)電阻分別為14.6 Ω 和14.7 Ω,偏差為0.7%。

圖9 梁式引線T 型串聯(lián)對(duì)管芯片的正向I-V 曲線Fig.9 The forward I-V curves of T-type beam lead Schottky diode series pairs

圖10 動(dòng)態(tài)電阻隨正向電流的變化曲線Fig.10 The dynamic resistance curves with forward current

梁式引線T 型串聯(lián)對(duì)管芯片的工作頻率與電容值密切相關(guān)。圖11 顯示了測(cè)得的對(duì)管芯片C-V曲線,零偏置下其結(jié)電容僅為0.09 pF 和0.089 pF,偏差為1.1%。

圖11 梁式引線T 型串聯(lián)對(duì)管芯片的C-V 曲線Fig.11 The C-V curves of T-type beam lead Schottky diode series pairs

檢波電路是梁式引線T 型串聯(lián)對(duì)管芯片的重要用途[14-15],電壓靈敏度SV是其電路核心應(yīng)用指標(biāo)。設(shè)計(jì)的適用于10 GHz 下測(cè)試系統(tǒng)方框圖如圖12 所示。10 GHz 下檢波二極管的微波性能測(cè)試通常需放置在波導(dǎo)系統(tǒng)中進(jìn)行,需研制一款可調(diào)諧的波導(dǎo)測(cè)試腔體,腔體的設(shè)計(jì)主要涉及波導(dǎo)尺寸的選擇、截止波長的范圍、主模波的選取、功率輸入接口和微帶線同軸轉(zhuǎn)換輸出等方面,最終設(shè)計(jì)的波導(dǎo)測(cè)試腔體的結(jié)構(gòu)示意圖如圖13 所示。

圖12 電壓靈敏度測(cè)試系統(tǒng)方框圖Fig.12 The block diagram of voltage sensitivity test system

圖13 微帶型檢波二極管測(cè)試腔體結(jié)構(gòu)示意圖Fig.13 The schematic diagram of microstrip detector diode test cavity

圖14 顯示了在10 GHz 時(shí)測(cè)得的對(duì)管芯片輸出電壓與輸入功率的關(guān)系曲線,對(duì)管芯片在-50～10 dBm區(qū)間內(nèi)呈現(xiàn)良好的線性輸出關(guān)系,在10 dBm 以上區(qū)間呈飽和現(xiàn)象。對(duì)管芯片在輸入功率1 μW 時(shí),輸出電壓分別為17.5 mV 和17.2 mV,仍體現(xiàn)了較好的對(duì)稱性。

圖14 輸出電壓與輸入功率的關(guān)系曲線Fig.14 The relationship between the output voltage and the input power

與美國HP 公司的HSCH-5531 性能對(duì)比結(jié)果如表2 所示。主要電參數(shù)均達(dá)到進(jìn)口器件同一水平。

表2 研制器件與HSCH-5531 的性能對(duì)比Tab.2 Comparison between the developed device and HSCH-5531 in performance

4 結(jié)論

本文通過玻璃槽成型與鈍化技術(shù)結(jié)合低勢(shì)壘蒸發(fā)工藝實(shí)現(xiàn)了Si 基梁式引線低勢(shì)壘肖特基二極管T 型串聯(lián)對(duì)管芯片的研制。研制的芯片正向壓降VF≤350 mV,結(jié)電容Cjo≤0.1 pF,擊穿電壓VBR≥4 V,動(dòng)態(tài)電阻RD≤20 Ω,電壓靈敏度Sv≥17 mV/μW。得益于梯度式TMAH 濕法腐蝕及低勢(shì)壘蒸發(fā)工藝,集成管芯的參數(shù)一致性極佳(偏差小于5%),可進(jìn)一步拓展應(yīng)用于其他集成管堆結(jié)構(gòu),有利于促進(jìn)檢波混頻電路的小型化發(fā)展。