基于反熔絲技術(shù)的FPGA 配置芯片設(shè)計(jì)

曹正州，張艷飛，徐玉婷，江 燕，孫 靜

（中微億芯有限公司，江蘇無(wú)錫 214072）

1 引言

SRAM 型現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array, FPGA）其核心是采用查找表（Look Up Taple, LUT）[1]的方法和設(shè)計(jì)大量的布線開(kāi)關(guān)矩陣（Switch Box,SWB）[2]來(lái)實(shí)現(xiàn)用戶可編程邏輯的功能。隨著FPGA 功能的不斷增強(qiáng)，特別是高速端口SerDes（Serializer/Deserializer）和大量硬核數(shù)字信號(hào)處理器（Dignal Signal Process,DSP）的嵌入，在越來(lái)越多的設(shè)計(jì)和市場(chǎng)中都能夠見(jiàn)到其身影，F(xiàn)PGA 在人工智能、數(shù)據(jù)處理、衛(wèi)星通信、航空航天等領(lǐng)域發(fā)揮著重要的作用[3]。其優(yōu)點(diǎn)是可快速實(shí)現(xiàn)用戶邏輯的功能，集成度高，系統(tǒng)等效門(mén)數(shù)超過(guò)億門(mén)。但SRAM 型FPGA 也有著明顯的缺點(diǎn)，掉電后信息不能夠存儲(chǔ)，需要外圍配置非易失性存儲(chǔ)器（Non-Volatile Memory,NVM）來(lái)存儲(chǔ)碼流信息，該類配置存儲(chǔ)器電路稱為FPGA 配置芯片，通常采用的技術(shù)有UV-EPROM、E2PROM 和Flash PROM。如Xilinx 公司的XC17S30A 芯片為紫外光擦除、電編程、提供一次編程方式的UV-EPROM；XC18V04 芯片為電擦除、電編程、提供多次編程方式的Flash PROM。這些FPGA 配置芯片在航空航天領(lǐng)域得到了廣泛的應(yīng)用。然而，作為數(shù)據(jù)刷新的配置芯片在空間應(yīng)用領(lǐng)域的可靠性受到越來(lái)越多的關(guān)注，特別是單粒子翻轉(zhuǎn)(Single Event Upset,SEU)[4]效應(yīng)引起的功能失效成為最主要的失效原因，導(dǎo)致空間FPGA 刷新的頻率增加，影響了系統(tǒng)的工作效率。

本文設(shè)計(jì)的FPGA 配置芯片采用MTM 反熔絲[5]存儲(chǔ)單元，利用兩層金屬之間的可擊穿介質(zhì)進(jìn)行編程來(lái)存儲(chǔ)數(shù)據(jù)，MTM 反熔絲存儲(chǔ)單元具有天然的抗輻射特性，可靠性高，同時(shí)又具有較高的集成度。同時(shí)本文的FPGA 配置芯片采用標(biāo)準(zhǔn)的聯(lián)合測(cè)試行動(dòng)組（Joint Test Action Group,JTAG）端口[6]實(shí)現(xiàn)對(duì)MTM 反熔絲單元的編程，輸出端口采用串行模式，大大減少了端口的數(shù)量；另外針對(duì)空間應(yīng)用環(huán)境中由于空間和重量限制、多個(gè)板級(jí)系統(tǒng)會(huì)共用一個(gè)電源導(dǎo)致上電斜率比較寬泛的情況，該配置芯片內(nèi)置的上電復(fù)位電路采用RC 復(fù)位和電壓檢測(cè)復(fù)位的雙模復(fù)位方式來(lái)適應(yīng)復(fù)雜的應(yīng)用環(huán)境。通過(guò)對(duì)FPGA 配置芯片的架構(gòu)和MTM 反熔絲特性的研究，設(shè)計(jì)了FPGA 配置芯片，并且對(duì)整體寫(xiě)功能和讀功能進(jìn)行了仿真和分析。

2 FPGA 配置芯片設(shè)計(jì)

本文的FPGA 配置芯片基于 0.18 μm 1P6M MTM 反熔絲工藝進(jìn)行設(shè)計(jì)，容量大小為512 kb，在同F(xiàn)PGA 配置的工作模式下，電源電壓為3.0～3.6 V，最高工作頻率為50 MHz。

2.1 功能和整體電路結(jié)構(gòu)

本文設(shè)計(jì)的FPGA 配置芯片整體架構(gòu)如圖1 所示，由JTAG、上電啟動(dòng)（START）、高壓電路（HV）、地址譯碼（ADDR_DCODE）、存儲(chǔ)陣列（Memory）和并轉(zhuǎn)串（P2S）6 個(gè)子電路組成。

圖1 FPGA 配置芯片整體架構(gòu)

其中JTAG 接口是業(yè)界標(biāo)準(zhǔn)，主要用于芯片測(cè)試、配置、下載功能，使用IEEE Standard 1149.1 聯(lián)合邊界掃描TMS、TCK、TDI、TDO 共4 個(gè)接口引腳。該設(shè)計(jì)中使用JTAG 協(xié)議將FPGA 的配置碼流文件寫(xiě)入到MTM 反熔絲存儲(chǔ)陣列中，并且完成寫(xiě)入數(shù)據(jù)的回讀驗(yàn)證。

上電啟動(dòng)電路的功能是為配置芯片提供復(fù)位功能，產(chǎn)生初始化脈沖，從存儲(chǔ)陣列讀出第一筆數(shù)據(jù)，輸出初始化完成的標(biāo)志信號(hào)，同F(xiàn)PGA 完成握手。

高壓電路的功能是通過(guò)電荷泵將外部提供的高壓無(wú)損傳輸?shù)組TM 反熔絲存儲(chǔ)陣列單元的上極板上，完成對(duì)反熔絲的編程。

存儲(chǔ)陣列是配置芯片的核心模塊，由單個(gè)MTM反熔絲存儲(chǔ)單元組成容量為512 kb 的存儲(chǔ)空間。

地址譯碼的功能是完成對(duì)存儲(chǔ)陣列的尋址，并且對(duì)讀取地址進(jìn)行自動(dòng)偵測(cè)，產(chǎn)生讀脈沖信號(hào)，用于數(shù)據(jù)的讀取。

并轉(zhuǎn)串電路是將讀出的8 位信號(hào)進(jìn)行并轉(zhuǎn)串，從數(shù)據(jù)端D 串行輸出碼流文件，完成對(duì)FPGA 的配置，其中CE、OE 引腳分別同F(xiàn)PGA 的DONE、INIT 引腳相連。

FPGA 配置芯片的編程流程如圖2 所示，主要通過(guò)JTAG 接口循環(huán)執(zhí)行“寫(xiě)入地址—寫(xiě)入數(shù)據(jù)—預(yù)充電指令—編程指令—回讀驗(yàn)證”操作步驟。由于本芯片是單電源工作的電路，在執(zhí)行預(yù)充電和編程指令時(shí)外部高壓VPEN為9.5～10.5 V，同時(shí)需要將電源電壓VDD抬高到6.0～6.5 V，目的是為了更好地對(duì)編程非選中行進(jìn)行預(yù)充電電壓保護(hù)和為編程選中行提供較大的編程電流。

圖2 FPGA 配置芯片編程流程

2.2 上電啟動(dòng)模塊設(shè)計(jì)

上電啟動(dòng)電路主要由帶隙基準(zhǔn)、上電復(fù)位、振蕩器、系統(tǒng)穩(wěn)定時(shí)間計(jì)數(shù)和初始化脈沖產(chǎn)生子電路組成，上電啟動(dòng)電路如圖3 所示。針對(duì)空間的電源環(huán)境，電源的上電斜率快慢不一會(huì)造成電路無(wú)法復(fù)位的問(wèn)題，上電啟動(dòng)電路的復(fù)位電路采用了RC 復(fù)位和電壓檢測(cè)復(fù)位的雙模方式，RC 復(fù)位適用于快速上電，電壓檢測(cè)復(fù)位適用于緩慢上電，有效地解決了上述問(wèn)題。

圖3 中的POWER_RST 信號(hào)用于整個(gè)配置芯片的復(fù)位，電路復(fù)位后經(jīng)系統(tǒng)穩(wěn)定時(shí)間計(jì)時(shí)3.5 ms 后產(chǎn)生Sup_ck＜0＞、Sup_ck＜1＞、Sup_ck＜2＞3 個(gè)脈沖信號(hào)進(jìn)行第一筆配置數(shù)據(jù)的讀取并加載到輸出寄存器中，然后輸出Sup_ok 信號(hào)，等待FPGA 接收數(shù)據(jù)。

圖3 上電啟動(dòng)電路

2.3 反熔絲單元及16 kb 存儲(chǔ)陣列設(shè)計(jì)

基本的MTM 反熔絲存儲(chǔ)單元結(jié)構(gòu)如圖4 所示，電路邏輯如圖5 所示，由預(yù)充電管MN0、編程管MN1和反熔絲AF 組成，BL 為位線，WL 為字線，PE 為預(yù)充電信號(hào)。反熔絲AF 的上極板T 同BL 相連，下極板B同編程管的漏端相連，編程管的尺寸比較大，為17.5 μm/0.6 μm，能夠在編程時(shí)提供10 mA 的電流，這也是MTM 反熔絲存儲(chǔ)器的缺點(diǎn)所在，編程管占用的面積比較大，從而限制了MTM 反熔絲技術(shù)在大容量存儲(chǔ)器中的應(yīng)用。反熔絲介質(zhì)的擊穿電壓為8 V，上下極板的壓差高于擊穿電壓會(huì)將介質(zhì)擊穿，稱為編程。反熔絲編程前的阻抗大于200 MΩ，編程后的阻抗小于150 Ω，分別表示“0”和“1”。

圖4 MTM 反熔絲存儲(chǔ)單元結(jié)構(gòu)

圖5 MTM 反熔絲存儲(chǔ)單元邏輯

該配置芯片的整個(gè)存儲(chǔ)空間大小為512 kb，結(jié)構(gòu)上按存儲(chǔ)塊進(jìn)行訪問(wèn)，共有32 個(gè)存儲(chǔ)塊，每個(gè)存儲(chǔ)塊的大小為16 kb。其中16 kb 的組成形式為256 行×64列，即有256 個(gè)字線和64 個(gè)位線，16 kb 反熔絲存儲(chǔ)陣列如圖6 所示。在編程時(shí)圖6 中編程選中行字線電壓為6.3 V，非選中行字線電壓為0 V，存儲(chǔ)數(shù)據(jù)“1”的位線電壓為10 V，存儲(chǔ)數(shù)據(jù)“0”的位線電壓為0 V。在編程前通過(guò)預(yù)充電管將反熔絲AF 的下極板B 端充電到保護(hù)電壓5.1 V，這樣在編程時(shí)不需要編程的反熔絲單元上下極板之間的壓差為5 V 或者0 V 左右，低于介質(zhì)的擊穿電壓，而保持高阻抗?fàn)顟B(tài)。需要編程的反熔絲單元上下極板存在10 V 左右的壓差，將介質(zhì)擊穿，變成低阻抗?fàn)顟B(tài)，如圖6 圈中的第一行第一列反熔絲單元所示。

圖6 16 kb 反熔絲存儲(chǔ)陣列

2.4 編程高壓電路設(shè)計(jì)

反熔絲編程所需的高壓通過(guò)引腳PEN 提供，為了能夠精準(zhǔn)地控制位線BL 上的編程電壓，設(shè)計(jì)了兩級(jí)電荷泵電路。電荷泵產(chǎn)生的高壓連接到傳輸PEN 編程電壓的NMOS 管的柵端，編程高壓電路如圖7 所示。

圖7 編程高壓電路

PEN 輸入編程高壓后，通過(guò)第一級(jí)電荷泵無(wú)損地傳輸?shù)紿V_F 端，第二級(jí)電荷泵電路由塊選信號(hào)和行選信號(hào)共同產(chǎn)生的Y_DEC 信號(hào)、編程數(shù)據(jù)信號(hào)DATA 和JTAG 指令寄存器送出的CG_PG 信號(hào)共同控制，決定是否將編程高壓傳輸?shù)椒慈劢z的上極板。當(dāng)Y_DEC 選中存儲(chǔ)塊后，數(shù)據(jù)端口信號(hào)DATA 為“1”，且編程信號(hào)CG_PG 為高電平時(shí)，HV_F 電壓無(wú)損地傳輸?shù)紹L 端，對(duì)反熔絲存儲(chǔ)單元進(jìn)行編程；當(dāng)數(shù)據(jù)端信號(hào)DATA 為“0”時(shí)，BL 端為低電壓，不需要對(duì)反熔絲存儲(chǔ)單元進(jìn)行編程。

2.5 讀電路設(shè)計(jì)

讀出通路上主要包括地址變化檢測(cè)（ATD）模塊、讀出時(shí)序電路和讀出鎖存電路。ATD 電路會(huì)根據(jù)每一位地址的變化產(chǎn)生15.6 ns 的讀脈沖信號(hào)送給讀電路。讀電路如圖8 所示，輸入信號(hào)為讀脈沖Y_ATD，輸出信號(hào)為從反熔絲存儲(chǔ)單元中讀出的數(shù)據(jù)Read_D。在讀的過(guò)程中，連接反熔絲存儲(chǔ)單元下極板的NMOS 管將打開(kāi)，將反熔絲存儲(chǔ)單元下極板連接到GND，如果反熔絲是編程后的低阻抗?fàn)顟B(tài)，將形成一個(gè)從M6-反熔絲-M4-M2-VDD的通路，RD_D 點(diǎn)被拉成低電平；反之如果反熔絲是未編程的高阻抗?fàn)顟B(tài)，上述路徑是關(guān)閉的，RD_D 點(diǎn)一直處于高電平狀態(tài)，RD_D 的值再由鎖存時(shí)序?qū)懭氲阶x出鎖存電路中。

圖8 中的讀出鎖存器采用具有抗單粒子翻轉(zhuǎn)的DICE（Dual Interlocked Storage Cell）結(jié)構(gòu)[7]，由于該結(jié)構(gòu)采用雙聯(lián)互鎖存儲(chǔ)的方式，可以從任何單節(jié)點(diǎn)翻轉(zhuǎn)（Single Node Upset,SNU）中自恢復(fù)。同時(shí)反熔絲存儲(chǔ)單元具有天然的抗輻射特性，并且在讀的過(guò)程中不需要電荷泵等高壓電路參與工作，所以該FPGA 配置芯片有比較高的抗輻射性能。

圖8 讀出電路及鎖存器

3 仿真結(jié)果

首先對(duì)反熔絲存儲(chǔ)單元進(jìn)行Verilog-A 建模[8]，通過(guò)實(shí)時(shí)比較反熔絲兩端電壓差和擊穿閾值來(lái)改變反熔絲的狀態(tài)。采用hsim10.12 仿真平臺(tái)，仿真中器件基于 的pf018_v0p5.lib 模型，對(duì)該FPGA 配置芯片的整體寫(xiě)功能和讀功能進(jìn)行仿真。仿真條件為T(mén)T、25 ℃、3.3 V 的整體寫(xiě)仿真波形和讀仿真波形分別如圖9、10 所示。

圖9 整體寫(xiě)仿真波形

圖9 顯示了整個(gè)編程和回讀驗(yàn)證的過(guò)程，通過(guò)JTAG 端口寫(xiě)入編程的地址和數(shù)據(jù)后再通過(guò)預(yù)充電和編程指令將數(shù)據(jù)寫(xiě)入，在預(yù)充電和編程時(shí)電源電壓VDD從3.3 V 抬高到6.3 V，編程高壓VPEN為10 V，編程結(jié)束后通過(guò)回讀驗(yàn)證指令將寫(xiě)入的數(shù)據(jù)從TDO 端口讀出進(jìn)行校驗(yàn)，校驗(yàn)通過(guò)將進(jìn)入下一筆數(shù)據(jù)寫(xiě)入的狀態(tài)，依次循環(huán)直到完成整個(gè)數(shù)據(jù)的寫(xiě)入。

圖10 顯示了該配置芯片同F(xiàn)PGA 下載時(shí)的整個(gè)工作過(guò)程。在配置芯片和FPGA 都初始化完成后，OE引腳變成高電平，開(kāi)始從配置芯片中讀數(shù)據(jù)加載到FPGA 中，配置芯片內(nèi)部為8 位并行輸出數(shù)據(jù)，經(jīng)過(guò)并行轉(zhuǎn)串行后輸出到FPGA 的D 端口。當(dāng)所有的數(shù)據(jù)都加載到FPGA 后，F(xiàn)PGA 的DONE 信號(hào)將配置芯片的CE 信號(hào)拉高，使配置芯片處于靜態(tài)狀態(tài)。

圖10 整體讀仿真波形

4 結(jié)束語(yǔ)

本文基于 0.18 μm MTM 反熔絲工藝設(shè)計(jì)的FPGA 配置芯片采用MTM 反熔絲來(lái)存儲(chǔ)數(shù)據(jù)，輸出鎖存器采用DICE 結(jié)構(gòu)，使該電路具備了比較高的抗輻射性能。該配置芯片的上電復(fù)位電路采用了雙模的復(fù)位方式，提高了芯片上電過(guò)程中的可靠性。同時(shí)該配置芯片采用業(yè)界標(biāo)準(zhǔn)的JTAG 接口和串行輸出數(shù)據(jù)，具有結(jié)構(gòu)簡(jiǎn)單、使用方便的特點(diǎn)。