高增益CMOS折疊式共源共柵運(yùn)算放大器的設(shè)計(jì)

河北科技學(xué)院智能制造工程學(xué)院 許衍彬

運(yùn)算放大器在模擬電路系統(tǒng)及數(shù)?；旌闲盘?hào)電路系統(tǒng)中非常重要，是電路系統(tǒng)中的基礎(chǔ)功能模塊，對(duì)電路系統(tǒng)的各項(xiàng)性能指標(biāo)實(shí)現(xiàn)起到關(guān)鍵性的作用。本文提出了一種高增益折疊式共源共柵（cascode）運(yùn)算放大器。其輸入端采用折疊式共源共柵結(jié)構(gòu)，有效的提高了電路的增益和PSRR（電源電壓抑制比）值。在0.18μm CMOS工藝下對(duì)電路進(jìn)行了仿真分析，SPICE的模擬結(jié)果表明，該運(yùn)算放大器的增益為110dB，單位增益帶寬為74.3MHz，相位裕度為54.4°，CMRR為120dB，PSRR為84.6dB。

隨著我國(guó)微電子事業(yè)和通信事業(yè)的迅速發(fā)展CMOS運(yùn)算放大器被廣泛的應(yīng)用于模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器、濾波器、視頻放大器等各種各樣的電路中。根據(jù)不同的需求種類(lèi)，人們?cè)O(shè)計(jì)了多種運(yùn)放結(jié)構(gòu)。常用的運(yùn)算放大器的三種結(jié)構(gòu)有：折疊式共源共柵運(yùn)算放大器、套筒式運(yùn)算放大器和兩級(jí)運(yùn)算放大器。共源共柵電路結(jié)構(gòu)運(yùn)放具有高增益、高輸入共模范圍、高輸出擺幅和高整體增益帶寬(UGBW)等優(yōu)點(diǎn)，所以它已被作為目前和未來(lái)最常用的架構(gòu)。目前運(yùn)算放大器設(shè)計(jì)的改進(jìn)主要集中在兩級(jí)運(yùn)算放大器，對(duì)于多級(jí)的運(yùn)算放大器則比較少。而折疊式共源共柵運(yùn)算放大電路頻率特性好，功耗比較低，單位增益帶寬高等特點(diǎn)。

本文采用帶有增益提高級(jí)的共源共柵結(jié)構(gòu)來(lái)提高運(yùn)放的增益，第一級(jí)為共源共柵結(jié)構(gòu)，第二級(jí)為共源放大器和消零電阻，增大了運(yùn)放的增益，提高了電路的穩(wěn)定性。

1 高增益共源共柵放大器的設(shè)計(jì)與實(shí)現(xiàn)

折疊式共源共柵運(yùn)算放大器具有較大的帶寬和較高的運(yùn)行速度，次主導(dǎo)極點(diǎn)由內(nèi)部有源負(fù)載MOS的跨導(dǎo)和內(nèi)部節(jié)點(diǎn)的寄生電容決定。采用NMOS作為輸入對(duì)來(lái)設(shè)計(jì)折疊式共源共柵運(yùn)算放大器電路，可以獲得較高的跨導(dǎo)并增加DC增益。

為了提高運(yùn)放的增益，這里采用帶有增益提高級(jí)的共源共柵結(jié)構(gòu)來(lái)提高運(yùn)放的增益，如圖1所示。為使電路更加穩(wěn)定，輸出阻抗更高，選擇反饋放大器控制M1的漏電壓使其等于Vb，通過(guò)小信號(hào)分析可知運(yùn)放的輸出阻抗擴(kuò)大了A倍，其表達(dá)式如式(1)所示：

圖1 提高增益電路

常用的運(yùn)算放大器電路包含許多極點(diǎn)。由于存在極點(diǎn)，因此必須對(duì)電路進(jìn)行補(bǔ)償。這需要校正運(yùn)算放大器的開(kāi)環(huán)傳遞函數(shù)，以使電路在閉環(huán)狀態(tài)下穩(wěn)定工作。在設(shè)計(jì)中有兩種方法可以使系統(tǒng)穩(wěn)定工作并滿(mǎn)足設(shè)計(jì)要求：第一種方法是選擇合適的結(jié)構(gòu)，以使極點(diǎn)在系統(tǒng)信號(hào)路徑中最少，這種方式將降低運(yùn)算放大器的電壓增益并限制輸出擺幅；第二種方法是使系統(tǒng)增益交點(diǎn)由補(bǔ)償電路向內(nèi)推，這種方式使運(yùn)算放大器的增益僅保持在低頻段并降低了帶寬。本文采用第二種方法來(lái)進(jìn)行頻率補(bǔ)償，完整電路結(jié)構(gòu)如圖2所示。

圖2 完整的運(yùn)算放大器電路結(jié)構(gòu)

該電路由五個(gè)部分組成：M0～M10為cascode差分輸入級(jí)，M1、M2、M9、M10為共源共柵連接結(jié)構(gòu)，M3與M4、M5與M6、M7與M8的寬長(zhǎng)比相同，并實(shí)現(xiàn)電流鏡和單端輸出的功能；M13～M15為提高差分輸入級(jí)增益結(jié)構(gòu)部分，M15與M0組成比例恒流源結(jié)構(gòu)；M11～M12為共源放大器兼并做輸出級(jí)部分；R0和Cc為消零電阻，實(shí)現(xiàn)頻率補(bǔ)償，提高運(yùn)放的穩(wěn)定性；M16～M22及R1為偏置電流源部分。

2 模擬仿真

在0.18μm CMOS工藝下，當(dāng)負(fù)載電容為5pF，電源電壓為5V時(shí)，使用Spice工具對(duì)設(shè)計(jì)的放大器進(jìn)行仿真，結(jié)果如下。

2.1 幅頻特性和相頻特性

運(yùn)算放大器的幅頻特性和相頻特性曲線(xiàn)分別如圖3和圖4所示。由圖3可知，該電路的開(kāi)環(huán)增益為110dB，單位增益帶寬為74.3MHz，由圖4可知該電路的相位裕度為54.4°。

圖3 運(yùn)放的幅頻特性曲線(xiàn)(右圖為低頻部分的特性曲線(xiàn)）

圖4 運(yùn)放的相頻特性曲線(xiàn)

2.2 共模抑制比CMRR

將運(yùn)算放大器的反相輸入端和輸出端用一個(gè)1V的交流電壓源連接，該電壓源的正端和運(yùn)算放大器的反相輸入端相連。運(yùn)行交流仿真，得到輸出端Vo的增益曲線(xiàn)，即為運(yùn)算放大器CMRR的倒數(shù)的幅頻特性曲線(xiàn)，如圖5所示。由圖可知該電路的共模抑制比約為120dB。

圖5 CMRR倒數(shù)的幅頻特性曲線(xiàn)

2.3 電源電壓抑制比PSRR

將運(yùn)算放大器的反相輸入端和輸出端短接，將差分輸入信號(hào)設(shè)為0，在電源電壓源添加1V的交流分量vdd，運(yùn)行交流仿真，得到輸出端Vo的增益曲線(xiàn)即為運(yùn)算放大器PSRR的倒數(shù)的幅頻特性曲線(xiàn)，如圖6所示。由圖可知該電路的電源電壓抑制比約為84.6dB。

圖6 PSRR倒數(shù)的幅頻特性曲線(xiàn)

結(jié)論：運(yùn)算放大器這一電路結(jié)構(gòu)，在電路中有非常廣泛的使用，對(duì)電路系統(tǒng)的各項(xiàng)性能指標(biāo)實(shí)現(xiàn)起到關(guān)鍵性的作用。本文提出了一種兩級(jí)CMOS運(yùn)算放大器，結(jié)合增益提高技術(shù)，有效地提高了運(yùn)算放大器的增益?；?.18μmCΜOS工藝，進(jìn)行電路仿真和驗(yàn)證，實(shí)現(xiàn)了運(yùn)放高增益的要求。SPICE的模擬結(jié)果表明，該運(yùn)算放大器的增益為110dB，單位增益帶寬為74.3MHz，相位裕度為54.4°，CMRR為120dB，PSRR為84.6dB。通過(guò)對(duì)電路的仿真和分析可以得出，共源共柵結(jié)構(gòu)的對(duì)電路和共源結(jié)構(gòu)的電路可以使輸出阻抗提高，從而進(jìn)一步提高了電路的增益。