Buck 芯片緩沖電路設(shè)計(jì)的仿真分析與應(yīng)用*

葉豐華，劉 昊，康 磊，蔡文波

(浪潮電子信息產(chǎn)業(yè)股份有限公司 浪潮高效能服務(wù)器和存儲技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，北京 100086)

0 引言

Buck 芯片工作的基本原理是將高輸入電壓斬波成具有一定占空比的周期脈沖，之后再通過LC 濾波器將周期脈沖整合成穩(wěn)定的低壓直流電[1-3]。

傳導(dǎo)高壓脈沖信號的位置稱為Phase 點(diǎn)，常用Buck電源的典型參數(shù)為開關(guān)頻率500 kHz，輸入電壓12 V。Phase 點(diǎn)在500 kHz，0 V～12 V 脈沖的作用下，成為了一個(gè)不可忽略的噪聲源。

為了降低開關(guān)損耗，當(dāng)前開關(guān)電源的MOSFET 開關(guān)速度非?？欤碢hase 點(diǎn)波形的上升沿和下降沿的斜率很高。芯片內(nèi)的寄生電感(ESL)在這樣的激勵(lì)下能夠在Phase 點(diǎn)產(chǎn)生很大的過沖 (Overshoot)[4-5]，Phase 點(diǎn)過高的Overshoot 會超過下管MOSFET 的耐壓值，造成MOSFET過壓損壞[6-8]，使用緩沖電路可以削弱過沖對電路器件的負(fù)面影響。

本文通過對緩沖電路的緩沖效果進(jìn)行比較分析，結(jié)合Buck 芯片中不同的緩沖方法下測得的電源效率，在仿真結(jié)果的輔助下評價(jià)兩種緩沖方式的性能，探究緩沖電路的設(shè)計(jì)技巧，作為指導(dǎo)Buck 芯片緩沖電路設(shè)計(jì)的方法。

1 Buck 開關(guān)電源中緩沖電路的設(shè)計(jì)

為Phase 點(diǎn)到GND 設(shè)置緩沖吸收電路可以吸收Phase波形中的高頻噪聲，降低電壓過沖和電磁輻射[9]。使用緩沖電路延緩開關(guān)速度，同樣能夠起到抑制Phase 點(diǎn)電壓過沖的作用[10]。

1.1 Buck 開關(guān)電源原理

Buck 開關(guān)電源的基本原理如圖1 所示。控制IC 分別控制Q1、Q2 兩個(gè)MOSFET 的開關(guān)，當(dāng)Q1 導(dǎo)通Q2 斷開時(shí)，Vin通過導(dǎo)通的Q1 將能量傳輸?shù)捷敵鲭姼蠰，輸出電容C 和負(fù)載。當(dāng)Q1 斷開Q2 導(dǎo)通時(shí)，因?yàn)殡姼泻碗娙莓?dāng)中儲存了能量，且因?yàn)殡姼械膽T性不能允許電流的突變，會維持向負(fù)載端供電的狀態(tài)，將電感中儲存的能量傳遞到負(fù)載，Q2 此時(shí)起到續(xù)流通路的作用[11]。

圖1 Buck 型變換器原理示意圖

圖1 中共有兩處應(yīng)用了緩沖電路，SW 點(diǎn)(即Phase 點(diǎn))到BOOST 的RC，和SW 點(diǎn)到GND 的RC。

1.2 SW-GND 緩沖電路設(shè)計(jì)

Buck 開關(guān)電源的Phase 波形出現(xiàn)過沖和震蕩的直接原因是寄生參數(shù)，如ESL(寄生電感)、等效電阻、電容等，這些參數(shù)無法避免。

圖2 中Llp(Hi)是上管MOSFET Q1 的引線電感，Rds(on)是上管Q1 導(dǎo)通時(shí)的電阻值。Llp(lo)是下管MOSFET Q2 引線電感，Coss是下管Q2 的DS 兩級之間的等效電容，當(dāng)Coss被充電，其上的電壓為

圖2 等效寄生參數(shù)電路

當(dāng)上管導(dǎo)通時(shí)，等效于Vin通過圖2 的通路對下管Q2的寄生電容Coss充電從而產(chǎn)生VDS的波形，VDS就是Phase點(diǎn)的波形。

由于圖2 的通路中存在電感電容和電阻，因此當(dāng)上管導(dǎo)通時(shí)，即便Coss已經(jīng)上升至Vin，電感因?yàn)閼T性還會繼續(xù)給Coss充電，形成過沖。

研究上管導(dǎo)通下管斷開的瞬間，此時(shí)由于Q1 突然的導(dǎo)通，導(dǎo)致回路上寄生電感儲存了能量，根據(jù)能量守恒定理，電感中儲存的能量轉(zhuǎn)移到電容中，得到：

式(1)中iqrr是通過下管MOSFET 的最大電流，vp是下管MOSFET 上的最大波動(dòng)電壓，求vp的表達(dá)式疊加基準(zhǔn)輸入電壓得到：

其中VPK是過沖電壓的最大值，Vin是輸入電壓的大小，輸入電壓疊加最大波動(dòng)電壓得到最大過沖電壓。iqrr是MOSFET 體二極管的反向恢復(fù)電流，這個(gè)電流是下管MOSFET 寄生二極管反轉(zhuǎn)過程中的最大值電流，由此確定了SW 點(diǎn)波形的最大過沖。

式(2)中的寄生電感Llp(Hi)和電流iqrr通常在芯片內(nèi)進(jìn)行補(bǔ)償。芯片外，可以在SW 點(diǎn)和GND 之間加入一個(gè)電容Cf，該電容Cf和Coss形成并聯(lián)的關(guān)系，能夠等效地增加Coss的大小，從而也能夠抑制最大過沖的峰值。由此確定，SW 到GND 加入電容Cf的做法能夠優(yōu)化過沖電壓。

被吸收的能量不會損耗在抗性元件上，而是耗散在電阻上，為了將電容吸收的過沖能量耗散，并且易于控制緩沖器的整體阻抗，則在Cf通路上再串聯(lián)一個(gè)Rf，最終的做法是在SW 和GND 之間加入一個(gè)RC 串聯(lián)電路。

站在頻域的角度分析Cf電容的選型，電容濾波的本質(zhì)基于電容的頻域阻抗曲線，常在某一頻率達(dá)到低至10 mΩ～100 mΩ 的阻抗，這樣的低阻抗能夠用于吸收特定頻段的噪聲[13]。

根據(jù)電容頻域阻抗公式結(jié)合Rf得到緩沖電路阻抗：

其中Zf是整個(gè)緩沖電路的頻域阻抗，f 是頻率。

去除所有的緩沖設(shè)計(jì)，測試phase 波形中的噪聲振蕩頻率f，為濾除該噪聲令該頻段下電容阻抗小于100 mΩ，可供選擇的電容容值即可計(jì)算得到：

聯(lián)系式(4)知，足夠大的Cf能夠有效濾除噪聲，但是不能太過偏離上式所計(jì)算出的電容值，否則濾波的頻段會產(chǎn)生偏差。

雖然使用緩沖電路能夠?yàn)V除噪聲降低過沖，但本質(zhì)上是在消耗功率，SW-GND 緩沖電路必然會在一定程度上影響開關(guān)電源的效率，這在對于開關(guān)電源效率要求甚高的應(yīng)用場合提出了挑戰(zhàn)，研發(fā)人員需要既達(dá)到緩沖性能的要求，又不對效率造成明顯的損失。

Vin通過輸入點(diǎn)到SW 點(diǎn)的電感Llp(Hi)對下管MOSFET的DS 電容Coss充電，后級電路是與之并聯(lián)的緩沖電路Rf和Cf。面對上管MOSFET 的突然打開，上述電路會產(chǎn)生階躍響應(yīng)，Cf上的電壓UCf將會產(chǎn)生變化，通過Rf的部分將會產(chǎn)生功耗損失：

其中Q 是緩沖電路產(chǎn)生的功耗，t 是計(jì)時(shí)時(shí)間，該緩沖電路產(chǎn)生的功率損失與Cf、Rf的大小正相關(guān)。

1.3 BOOST 緩沖電路設(shè)計(jì)

Buck 芯片驅(qū)動(dòng)原理如圖3 所示。

圖3 Buck 芯片驅(qū)動(dòng)電路簡圖

GH 和GL 發(fā)出的驅(qū)動(dòng)信號分別驅(qū)動(dòng)Q1 和Q2，輸出信號GH 經(jīng)過射極跟隨器后驅(qū)動(dòng)Q1。射極跟隨器的工作電源由自舉電路RC 提供，當(dāng)下部開關(guān)Q2 導(dǎo)通時(shí),通過D1 給Cboot充上電壓Vcc。當(dāng)上部開關(guān)Q1 導(dǎo)通時(shí)，B 點(diǎn)和A 點(diǎn)的電壓都上升，但是壓差VBA保持不變，被抬升的B 點(diǎn)電壓將成為射極跟隨器的工作電壓[14-15]。

射極跟隨器導(dǎo)通后，相當(dāng)于Cboot對Q1 的GS 之間的寄生電容Cgsh充電，其上的電壓為vgsh，用Vboot表示Cboot上的電壓，則Q1 導(dǎo)通的過程相當(dāng)于Cboot中的初始電壓Vboot經(jīng)過Rboot向Cgsh充電的過程，使得vgsh達(dá)到UGS(th)之后MOSFET 即可導(dǎo)通。

當(dāng)Cboot遠(yuǎn)大于Cgsh時(shí)，Cgsh的充電方程滿足：

MOSFET 的漏極電流iD和GS 之間電壓vgsh的關(guān)系式如下：

其中IDO是vgsh=2UGS(th)時(shí)的iD，該方程可以體現(xiàn)一個(gè)MOSFET 開啟快慢，Phase 波形的最大波動(dòng)vp和iD的關(guān)系是：

所以更改Rboot可以通過改變MOSFET 的開啟速度達(dá)到限制過沖的效果。

當(dāng)不滿足Cboot遠(yuǎn)大于Cgsh時(shí)，vgsh最終穩(wěn)定電壓是：

只有當(dāng)Cboot遠(yuǎn)大于Cgsh時(shí)，式(9)才成立，此時(shí)Vboot近似于不變，Cboot可近似為理想電壓源。增大Cboot放電的時(shí)間常數(shù)，可以保證上管導(dǎo)通時(shí)間內(nèi)Vboot只有較小的波動(dòng)，但在實(shí)際應(yīng)用中，Vboot總會產(chǎn)生一定的跌落，為了確保電壓跌落不影響MOSFET 正常導(dǎo)通，工程上認(rèn)為Vboot波動(dòng)不可超過5%。根據(jù)式(10)：

式中iBST是Cboot的放電電流，芯片數(shù)據(jù)手冊中可以查找到其最大值；Vboot(D)是在上管導(dǎo)通時(shí)間內(nèi)Vboot的變化；ton是指上管導(dǎo)通的時(shí)間。若已知Buck 電源的占空比D，初始驅(qū)動(dòng)電壓Vcc，開關(guān)頻率f，則可以計(jì)算出Cboot的最小值：

為了保證當(dāng)上管斷開，下管導(dǎo)通時(shí)，Vcc能夠快速完成對Cboot的充電，RbootCboot的時(shí)間常數(shù)τ 不宜過大，工程上認(rèn)為至少要使Cboot在下管導(dǎo)通的10%時(shí)間內(nèi)完成充電，利用式(12)可以求出Cboot的最大值：

MOSFET 在開關(guān)過程中會產(chǎn)生開關(guān)損耗，其根本在于每次MOSFET 的開關(guān)變換都不可避免地存在V-I 交疊。MOSFET 的每個(gè)極間電容在每個(gè)開關(guān)過程中需要充放電，以完成整個(gè)開關(guān)過程，所以V-I 交疊會持續(xù)一定的時(shí)間。當(dāng)電容越大，充電時(shí)間就會增大，MOSFET 開啟速度更慢，V-I 交疊時(shí)間越長，結(jié)果導(dǎo)致開關(guān)損耗變大,可以計(jì)算MOSFET 開啟至V-I 交疊完成之前的時(shí)間[16]表示如下：

其中，Cgdh是MOSFET 的GD 兩極之間的電容，I0是負(fù)載電流，g 是MOSFET 的跨導(dǎo)。在其他條件保持一致的情況下，當(dāng)增大Rboot以減緩MOSFET 導(dǎo)通速度時(shí)，則必然增加V-I 交疊的時(shí)間，從而導(dǎo)致功率損耗的增加。

2 Buck 芯片緩沖電路的仿真

以常用系統(tǒng)電供電為例，Buck 變換器由控制器MPQ8633A 和外圍元件組成，輸入電壓Vin為12 V，輸出電壓UO=0.6 V。Buck 型變換器仿真原理如圖4 所示，原理圖中的Rf和Cf即所述SW-GND 緩沖電路，RBST和CBST即所述BOOST 緩沖電路中的Rboot和Cboot。

圖4 Buck 型變換器仿真原理圖

2.1 Buck 芯片SW-GND 緩沖電路仿真

不調(diào)整CBST和RBST，仿真觀察不同Rf和Cf對于Phase波形的影響結(jié)果如圖5 所示。

圖5 SW-GND 緩沖電路仿真波

將仿真波形的最大過沖電壓值進(jìn)行統(tǒng)計(jì)，列表比較不同Rf和Cf對于Phase 波形的影響，如表1 所示。其中，VPK是指過沖最高電壓值，eff 是指電源芯片的轉(zhuǎn)換效率。

表1 SW-GND 緩沖電路仿真

2.2 Buck 芯片BOOST 緩沖電路仿真

不調(diào)整Rf和Cf，仿真觀察不同RBST對于phase 波形過沖的影響，結(jié)果如圖6 所示。

圖6 BOOST 緩沖電路仿真波形

將仿真波形的最大過沖電壓值進(jìn)行統(tǒng)計(jì)，列表比較不同RBST 對于Phase 波形的影響，如表2 所示。

表2 BOOST 緩沖電路仿真

仿真數(shù)據(jù)說明，針對SW-GND 緩沖電路，Cf越大，越能夠抑制波形的震蕩過沖。Rf過小會使緩沖電路處于欠阻尼狀態(tài)，延長震蕩時(shí)間，增大過沖；Rf過大會增大濾波頻域阻抗，降低濾波效果，也會增大過沖。緩沖電路能夠影響電源的輸出效率，由于Cf的變化決定了濾波頻段，因此在更大程度上影響了效率，而Rf決定了針對目標(biāo)頻段的濾波效果。針對BOOST 緩沖電路，增大RBST的阻值能夠延緩MOSFET 的驅(qū)動(dòng)電壓上升速率，從而影響MOSFET 的導(dǎo)通快慢，進(jìn)而有效優(yōu)化Phase 電壓過沖。

總的來看，BOOST 緩沖電路能夠更好地降低電壓過沖，但卻產(chǎn)生了不可接受的效率損失。

3 Buck 芯片緩沖電路的實(shí)驗(yàn)

在上述仿真電路參數(shù)完全對應(yīng)的實(shí)際PCB 電路板上進(jìn)行電源測試，根據(jù)仿真和前述理論計(jì)算，調(diào)整Buck電源中的對應(yīng)器件，測試不同條件下的Phase 波形。

首先測試沒有外部緩沖設(shè)計(jì)的Phase 波形，并測得效率P1，如圖7 所示。

圖7 無外部緩沖的Phase 波形

加入SW-GND 緩沖電路，Cf=470 pF，Rf=3 Ω，測得波形，并測得效率P2，如圖8 所示。

圖8 SW-GND 緩沖的Phase 波形

使 用BOOST 緩沖電路，RBST=1 Ω，CBST=0.1 μF，測得波形，并測得效率P3，如圖9 所示。

圖9 BOOST 緩沖的Phase 波形1

更換為RBST=6 Ω，CBST=0.1 μF，測得效率P4，如圖10所示。

圖10 BOOST 緩沖的Phase 波形2

將實(shí)測結(jié)果的電壓過沖值和不同負(fù)載下的電源轉(zhuǎn)換效率P1、P2、P3、P4列表，如表3 所示。

表3 實(shí)際電路板實(shí)測

根據(jù)實(shí)測結(jié)果分析，SW-GND 緩沖電路的能夠在一定程度上削弱過沖，BOOST 緩沖電路抑制過沖的能力更強(qiáng)，但是緩沖電路勢必造成效率的損失，如果MOSFET在降額設(shè)計(jì)下過沖仍然可接受，盡量不要增加任何的緩沖電路以獲得最高的效率。當(dāng)過沖不滿足MOSFET 的降額設(shè)計(jì)時(shí)，將增加SW-GND 緩沖電路作為首選，BOOST緩沖電路作為次選，這與仿真結(jié)論是相符的。

4 結(jié)論

本文在理論上推導(dǎo)出兩種緩沖電路的有效性和設(shè)計(jì)需求，并指出了每種緩沖電路的設(shè)計(jì)方法，基于緩沖電路對Buck 芯片的效率損失進(jìn)行仿真分析，綜合比較緩沖性能和效率之間的關(guān)系，最后通過實(shí)驗(yàn)驗(yàn)證仿真分析的可行性。

運(yùn)用此方法的理論計(jì)算，以仿真作為參考依據(jù)權(quán)衡緩沖效果和效率損失之間的關(guān)系，可用于指導(dǎo)Buck 芯片的緩沖電路設(shè)計(jì)。