3D異構(gòu)集成的多層級(jí)協(xié)同仿真*

曾燕萍，張景輝，朱旻琦，顧 林

（中科芯集成電路有限公司，江蘇無(wú)錫214072）

1 引言

異構(gòu)集成是后摩爾時(shí)代的關(guān)鍵技術(shù)，是將不同結(jié)構(gòu)、不同材料的器件集成在同一封裝中的先進(jìn)IC集成技術(shù)[1-4]。異構(gòu)集成技術(shù)涉及單芯片和多芯片集成、光子器件集成、功率電子器件集成、微機(jī)電系統(tǒng)（Micro-Electro-Mechanical System,MEMS）和傳感器集成、5G等要素，貫穿了新材料、新器件、測(cè)試、熱管理、協(xié)同設(shè)計(jì)與仿真等多個(gè)領(lǐng)域。其中，系統(tǒng)級(jí)封裝（System in Package,SiP）、2.5D和3D互連技術(shù)與晶圓級(jí)封裝（Wafer Level Package,WLP）是異構(gòu)集成的主要技術(shù)領(lǐng)域。

異構(gòu)集成使產(chǎn)品在性能（互連長(zhǎng)度、信號(hào)延遲、傳輸速率、功耗等）、尺寸（體積、重量）和成本方面實(shí)現(xiàn)突破，在通信、交通、醫(yī)療、航空航天與國(guó)防領(lǐng)域受到了廣泛的關(guān)注。例如，美國(guó)國(guó)防高級(jí)研究計(jì)劃局（Defense Advanced Research Projects Agency,DARPA）在2017年推出了電子復(fù)興計(jì)劃（Electronics Resurgence Initiative,ERI），旨在促進(jìn)新材料、電路設(shè)計(jì)和系統(tǒng)架構(gòu)等領(lǐng)域的創(chuàng)新性研究，開(kāi)啟下一代電子革命。其中，通用異構(gòu)集成及知識(shí)產(chǎn)權(quán)復(fù)用策略（Common Heterogeneous Integration and Intellectual Property IP ReuseStrategies,CHIPS）[5]計(jì)劃旨在通過(guò)混合和匹配即插即用式小芯片（Chiplet）構(gòu)建一個(gè)模塊化的半導(dǎo)體生態(tài)系統(tǒng)；三維單芯片系統(tǒng)（3D Monolithic System-on-Chip,3D SoC）[6]項(xiàng)目則是在單襯底的垂直方向上進(jìn)行三維集成來(lái)構(gòu)建微系統(tǒng)。佐治亞理工學(xué)院、密歇根大學(xué)等研究機(jī)構(gòu)與英特爾、洛克希德-馬丁等企業(yè)都參與其中，主要是在系統(tǒng)架構(gòu)、標(biāo)準(zhǔn)協(xié)議、封裝技術(shù)等領(lǐng)域開(kāi)展異構(gòu)集成技術(shù)的研究。

先進(jìn)封裝技術(shù)是實(shí)現(xiàn)異構(gòu)集成物理結(jié)構(gòu)的基礎(chǔ)。然而，隨著系統(tǒng)集成度、信號(hào)速率和功耗的提高，芯片、封裝與系統(tǒng)層級(jí)之間的電磁、熱、力場(chǎng)的相互干擾越來(lái)越明顯，造成產(chǎn)品的信號(hào)完整性、電源完整性和熱-機(jī)械失效問(wèn)題愈發(fā)嚴(yán)重。多層級(jí)的協(xié)同仿真技術(shù)可以對(duì)異構(gòu)集成系統(tǒng)進(jìn)行準(zhǔn)確的電磁、熱、力場(chǎng)分析，能夠保證系統(tǒng)功能的穩(wěn)健性和可靠性，提高產(chǎn)品的一次成功率，已成為諸多研究機(jī)構(gòu)和企業(yè)的研究熱點(diǎn)。德國(guó)的弗勞恩霍夫集成電路研究所（Fraunhofer Institute for Integrated Circuits,IIS）開(kāi)發(fā)了進(jìn)行電熱協(xié)同仿真的HeatVision軟件和針對(duì)電路串?dāng)_分析的SubVision軟件[7]，Cadence等電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation,EDA）公司也推出了芯片-封裝-PCB的多層級(jí)協(xié)同仿真工具[8]；Intel[9]、Samsung[10-11]等半導(dǎo)體企業(yè)越來(lái)越多地把多物理場(chǎng)仿真工具應(yīng)用于產(chǎn)品設(shè)計(jì)中；國(guó)外的佐治亞理工學(xué)院[12-13]、伊利諾伊大學(xué)[14]與國(guó)內(nèi)的浙江大學(xué)[15]、上海交通大學(xué)[16]等研究機(jī)構(gòu)在異構(gòu)集成仿真算法、建模與測(cè)試方法等方面做了大量的研究工作。

本文對(duì)異構(gòu)集成多層級(jí)協(xié)同仿真的基本概念，電磁、熱、力仿真的關(guān)鍵技術(shù)和多層級(jí)協(xié)同仿真的未來(lái)趨勢(shì)和愿景做了綜述。

2 多層級(jí)協(xié)同設(shè)計(jì)、建模與仿真

目前，芯片、封裝和系統(tǒng)的開(kāi)發(fā)往往是由不同的團(tuán)隊(duì)獨(dú)立完成的，針對(duì)不同層級(jí)的設(shè)計(jì)、建模與仿真也往往采用不同的工具進(jìn)行，而且設(shè)計(jì)和分析的時(shí)間可能也不重合，依賴這種開(kāi)發(fā)流程無(wú)法共享數(shù)據(jù)、設(shè)計(jì)細(xì)節(jié)或協(xié)調(diào)進(jìn)度，給產(chǎn)品設(shè)計(jì)帶來(lái)了巨大的挑戰(zhàn)。傳統(tǒng)的電子系統(tǒng)開(kāi)發(fā)流程[1]如圖1所示。

圖1 傳統(tǒng)的電子系統(tǒng)開(kāi)發(fā)流程[1]

圖2概述了在電學(xué)、熱學(xué)和機(jī)械學(xué)領(lǐng)域使用的不同級(jí)別的抽象模型，芯片、封裝和系統(tǒng)都是基于這些模型進(jìn)行建模和仿真的。傳統(tǒng)上，熱分析和機(jī)械分析由系統(tǒng)設(shè)計(jì)師承擔(dān)，然后將需求/約束傳遞給封裝設(shè)計(jì)師，而芯片設(shè)計(jì)人員主要側(cè)重于電分析。

圖2 電學(xué)、熱學(xué)和機(jī)械分析的模型[1]

綜上所述，目前大多數(shù)建模和仿真都是由獨(dú)立的團(tuán)隊(duì)針對(duì)單層級(jí)（芯片、封裝、系統(tǒng)層級(jí)）或單組件進(jìn)行單物理場(chǎng)（電、熱、力等）、確定屬性的分析，并未涉及多個(gè)層級(jí)或多物理場(chǎng)之間的相互作用。

對(duì)于未來(lái)的異構(gòu)集成系統(tǒng)，傳統(tǒng)的方法將導(dǎo)致大量的設(shè)計(jì)迭代和昂貴的設(shè)計(jì)更改成本。異構(gòu)集成需要針對(duì)多層級(jí)（芯片-封裝-板級(jí)/系統(tǒng)）進(jìn)行多物理場(chǎng)/跨尺度的建模、仿真能力以及系統(tǒng)的感知分析；建模和仿真的結(jié)果也需要支持工藝和裝配設(shè)計(jì)套件（PDK和ADK）的開(kāi)發(fā)，傳統(tǒng)的建模、仿真工具和方法無(wú)法滿足這些需求。因此，近年來(lái)涌現(xiàn)出了一些多物理場(chǎng)和跨尺度建模仿真工具，出現(xiàn)了協(xié)同設(shè)計(jì)、協(xié)同仿真等概念，具體定義如表1所示。

表1 建模仿真術(shù)語(yǔ)的定義

現(xiàn)在對(duì)多物理場(chǎng)仿真工具的使用越來(lái)越多，如利用COMSOL和ANSYS等可以進(jìn)行電、熱和機(jī)械分析以及捕獲物理場(chǎng)之間的相關(guān)耦合。

跨尺度分析也是一個(gè)挑戰(zhàn)，需要在精細(xì)尺度上進(jìn)行建模，以便在合理的時(shí)間內(nèi)對(duì)模型進(jìn)行仿真。例如，系統(tǒng)級(jí)熱分析工具提供了以有效的方式捕獲芯片/封裝熱行為的能力。

異構(gòu)集成系統(tǒng)中芯片-封裝-系統(tǒng)之間的相互作用越來(lái)越多，協(xié)同設(shè)計(jì)、建模和仿真需要解決許多挑戰(zhàn)，特別是在物理設(shè)計(jì)（布線等）、寄生參數(shù)提取、電源分配網(wǎng)絡(luò)（Power Distribution Network,PDN）分析、電磁兼容（Electromagnetic Compatibility,EMC）和可靠性等方面。以下將對(duì)異構(gòu)集成多層級(jí)設(shè)計(jì)、建模和仿真的方法與進(jìn)展進(jìn)行詳細(xì)介紹。

3 異構(gòu)集成的多層級(jí)建模與參數(shù)提取

微系統(tǒng)產(chǎn)品的電學(xué)分析主要包括信號(hào)完整性（Signal Integrity,SI）、電源完整性（Power Integrity,PI）以及EMC分析。要保證系統(tǒng)的SI/PI/EMC性能，既要保證信號(hào)傳輸路徑本身的質(zhì)量，同時(shí)應(yīng)該考慮信號(hào)間的互相干擾以及信號(hào)回流路徑的完整性，而這些分析首先依賴于準(zhǔn)確的建模與參數(shù)提取。

3.1 多層級(jí)建模方法

由于3D異構(gòu)集成系統(tǒng)的高度復(fù)雜性，給多層級(jí)建模和參數(shù)提取的精度與速率都帶來(lái)了巨大的困難。目前，主要有以下3種建模提參的方法。

1）最直觀的方法是使用3D全波電磁工具模擬整個(gè)通道。此方法最大程度地減少了誤差，提供了最準(zhǔn)確的解決方案。但是，在大多數(shù)實(shí)際設(shè)計(jì)中，使用3D全波方法模擬完整通道是不可行的。這主要是由于所涉及的極高的縱橫比和幾何形狀復(fù)雜性導(dǎo)致了非常高的網(wǎng)格密度，從而極大地增加了計(jì)算需求。

2）CHEN提出了模型簡(jiǎn)化的方法[17]。主要思想是通過(guò)引入電壁邊界條件作為信號(hào)網(wǎng)絡(luò)的虛擬參考平面，這樣可以簡(jiǎn)化層間的耦合，從而簡(jiǎn)化分析過(guò)程。但是，這種方法的主要缺點(diǎn)是需要為包括信號(hào)、電源和接地網(wǎng)絡(luò)在內(nèi)的所有網(wǎng)絡(luò)創(chuàng)建大量離散端口。對(duì)于實(shí)際設(shè)計(jì)尤其是復(fù)雜的異構(gòu)集成設(shè)計(jì)而言，這可能是不可行的，并且對(duì)于某些電磁仿真工具而言，這可能會(huì)被禁止。

3）在上述第二種方法的基礎(chǔ)上，CST公司推出了一種更簡(jiǎn)化的替代方法[18]，即僅針對(duì)感興趣的信號(hào)網(wǎng)絡(luò)創(chuàng)建離散端口，而將周圍的接地網(wǎng)絡(luò)簡(jiǎn)化為浮動(dòng)的理想導(dǎo)體（PEC）作為參考。

上述模型簡(jiǎn)化的方法在一定程度上提高了運(yùn)算速率，對(duì)于簡(jiǎn)單的器件或模塊或許是可行的，但對(duì)于系統(tǒng)級(jí)模型難以保證仿真結(jié)果的準(zhǔn)確性。基于硅通孔（Through-Silicon-Via,TSV）工藝的3D芯片堆疊實(shí)例對(duì)上述3種方法進(jìn)行了仿真和對(duì)比，仿真模型和模型簡(jiǎn)化方法分別如圖3、4所示。

圖3 TSV工藝的3D芯片堆疊模型[18]

分別應(yīng)用上述3種方法對(duì)模型進(jìn)行3D全波電磁分析，結(jié)果對(duì)比如圖5所示，圖中A、B、C分別代表第一、第二、第三種方法。圖5中顯示了單端回波損耗（Return Loss,RL）、插入損耗（Insertion Loss,IL）、近端串?dāng)_（Near-End Crosstalk,NXT）和遠(yuǎn)端串?dāng)_（Far-end Crosstalk,FXT）響應(yīng)?？梢钥闯?，在低頻時(shí)第二種和第三種方法提取的結(jié)果具有良好的一致性，在較高頻率下才可以看到一些差異；但是，兩種模型簡(jiǎn)化方法與第一種方法提取的結(jié)果差別較大，近端和遠(yuǎn)端串?dāng)_的差別尤為明顯。

圖4 模型簡(jiǎn)化方法示意圖[18]

圖5 3種方法提取的S參數(shù)結(jié)果[18]

以上結(jié)果表明，簡(jiǎn)化互連模型可能會(huì)導(dǎo)致結(jié)果不準(zhǔn)確?？梢钥闯?，在上述簡(jiǎn)化模型案例中串?dāng)_被高估了；如果正確運(yùn)用簡(jiǎn)化方法，就插入損耗和回波損耗而言，可以獲得相當(dāng)好的寬頻帶相關(guān)性。

3.2 RLC寄生參數(shù)提取

隨著異構(gòu)集成系統(tǒng)復(fù)雜度和集成度的提高，互連結(jié)構(gòu)的寄生效應(yīng)變得越來(lái)越復(fù)雜，寄生效應(yīng)對(duì)系統(tǒng)性能的影響也越來(lái)越明顯。例如，對(duì)于數(shù)?；旌闲盘?hào)和射頻電路設(shè)計(jì)，現(xiàn)在已經(jīng)廣泛看到諸如IC封裝引腳泄漏和基板耦合之類的寄生效應(yīng)。此外，寄生參數(shù)提取在信號(hào)完整性仿真與優(yōu)化中也扮演著越來(lái)越重要的角色。例如，本團(tuán)隊(duì)通過(guò)提取多層芯片堆疊雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（Double Data Rate SDRAM）組件中鍵合線的RLC參數(shù)以及基板走線的阻抗延時(shí)參數(shù)搭建等效電路，利用參數(shù)掃描方法優(yōu)化了DDR3信號(hào)的過(guò)沖與振鈴[19]。綜上所述，需要對(duì)芯片-封裝-系統(tǒng)級(jí)的寄生網(wǎng)絡(luò)進(jìn)行精確建模與參數(shù)提取。高度集成的異構(gòu)集成技術(shù)給寄生參數(shù)提取提出了更高的需求，主要包括3個(gè)方面。

1）精度：現(xiàn)代系統(tǒng)具有更高的精度、速度或靈敏度，因此對(duì)寄生參數(shù)提取的精度要求也更高。傳統(tǒng)的基于規(guī)則的方法通過(guò)改善建模方法來(lái)設(shè)法提高準(zhǔn)確性，而現(xiàn)在使用3D場(chǎng)求解器可以實(shí)現(xiàn)更高的準(zhǔn)確性。

2）容量：系統(tǒng)越來(lái)越復(fù)雜，提參引擎需要處理的數(shù)據(jù)量也越來(lái)越龐大。這需要提取工具操縱多個(gè)千兆字節(jié)的數(shù)據(jù)，并擴(kuò)展到多個(gè)內(nèi)核，以實(shí)現(xiàn)合理的運(yùn)行時(shí)間。

3）網(wǎng)格劃分：隨著系統(tǒng)復(fù)雜性和集成度的提高，涉及芯片-封裝-系統(tǒng)級(jí)的跨尺度模型使詳細(xì)的網(wǎng)格劃分變得不切實(shí)際，需要網(wǎng)格劃分具有更好的靈活性，分別處理模型的不同部分，以精簡(jiǎn)網(wǎng)格而又不影響參數(shù)提取的準(zhǔn)確性。

對(duì)于傳統(tǒng)的RLC寄生參數(shù)提取技術(shù)，電容是提取的主要部分，因?yàn)橄到y(tǒng)設(shè)計(jì)對(duì)電容最敏感。其次是寄生電阻提取，而寄生電感往往是最容易被忽略的。然而，對(duì)于現(xiàn)在先進(jìn)的封裝技術(shù)尤其是異構(gòu)集成，電容效應(yīng)變得更加復(fù)雜，金屬和通孔的寄生電阻由于工藝尺寸的縮放得到顯著的提高，電源、射頻、串行解串行（Serializer Deserializer,SerDes）、高速I(mǎi)/O和3D-IC推動(dòng)了電感提取的必要性。

3.2.1 電阻提取技術(shù)

寄生電阻提取主要采用的是邊界元方法，這種方法允許將襯底表面上確定的節(jié)點(diǎn)與襯底網(wǎng)格連接在一起，可以快速提取出密集的襯底矩陣。有限差分法[20]也是常用的寄生電阻提取方法，該方法已在商業(yè)軟件中實(shí)現(xiàn)，但是并未得到廣泛應(yīng)用。隨著系統(tǒng)復(fù)雜度與信號(hào)頻率的提高，有限差分法將得到更廣泛的應(yīng)用。

在此基礎(chǔ)上，近年來(lái)出現(xiàn)了一些更為高效的混合算法，以應(yīng)對(duì)更為復(fù)雜的電磁場(chǎng)分析。DEMENKO[21]將有限差分法與有限元算法結(jié)合，文獻(xiàn)[22]提出了邊界元算法、有限元算法與域分解算法結(jié)合的混合算法，這些算法可有效解決復(fù)雜結(jié)構(gòu)、大規(guī)模電磁場(chǎng)散射的問(wèn)題，是目前相關(guān)領(lǐng)域的新進(jìn)展。

3.2.2 電容提取技術(shù)

在先進(jìn)封裝工藝中精確建?；ミB結(jié)構(gòu)的電容是一項(xiàng)艱巨的任務(wù)，因?yàn)樗切螤?、環(huán)境、基板到周圍導(dǎo)線距離的函數(shù)，最終涉及多個(gè)電介質(zhì)區(qū)域中的靜電場(chǎng)。此外，寄生電容參數(shù)提取從1D、2D、2.5D效果提高到了3D效果，以滿足所需的精度。

電容提取主要有2種方法：一種是利用場(chǎng)求解器，另一種是基于模式匹配方法[23]。利用場(chǎng)求解器可以直接模擬靜電場(chǎng)，因此具有最佳的精度。但由于計(jì)算時(shí)間過(guò)長(zhǎng)和內(nèi)存容量瓶頸等問(wèn)題，它只能解決小尺寸結(jié)構(gòu)的參數(shù)提取問(wèn)題，不適用于復(fù)雜的電路模塊或整個(gè)系統(tǒng)設(shè)計(jì)。

基于模式匹配的方法適用于大型或全芯片電路布局。業(yè)內(nèi)常用的寄生參數(shù)提取工具都采用了這種方法，如Synopsys的StarRC、Cadence的QRC等。該方法主要包括3個(gè)步驟：1)生成互連線的結(jié)構(gòu)；2)建立結(jié)構(gòu)的電容模型；3)版圖寄生參數(shù)提取?；谀Ｊ狡ヅ涞募纳娙萏崛》椒ㄈ鐖D6所示，該方法需要使用二維或三維場(chǎng)求解器建立模式電容庫(kù)，該庫(kù)由數(shù)千個(gè)模式的電容結(jié)構(gòu)和相應(yīng)的電容值組成。

圖6 基于模式匹配的寄生電容提取方法[24]

三維場(chǎng)求解器還用于模擬/提取關(guān)鍵網(wǎng)絡(luò)的結(jié)構(gòu)，以進(jìn)行高精度分析。隨著工藝技術(shù)的提高，系統(tǒng)尺寸不斷縮小，互連線與器件之間的三維耦合不斷增加，這使得模式匹配方法的準(zhǔn)確性不夠好，將三維電容求解器直接應(yīng)用于設(shè)計(jì)越來(lái)越受到人們的青睞。

3.2.3 電感提取技術(shù)

由于電感的環(huán)路電流定義，使得提取電感要比電阻或電容復(fù)雜得多。對(duì)于特定結(jié)構(gòu)電感的計(jì)算，除了流經(jīng)導(dǎo)線本身的電流外，還取決于對(duì)返回電流路徑的建模。因此，對(duì)于復(fù)雜的異構(gòu)集成系統(tǒng)，電感的提取是一項(xiàng)具有挑戰(zhàn)性的任務(wù)。

快速傅里葉變換加速積分算法[25]在提參速率與精度方面取得了進(jìn)展；基于機(jī)器學(xué)習(xí)的方法[26-27]在復(fù)雜結(jié)構(gòu)、大容量計(jì)算領(lǐng)域有廣闊的發(fā)展前景，受到越來(lái)越多的關(guān)注；3D異構(gòu)集成系統(tǒng)中，芯片-封裝之間的寄生電感對(duì)電源完整性的影響越來(lái)越顯著，Mentor公司的PENG等人對(duì)此進(jìn)行了研究，建立了芯片-封裝的協(xié)同仿真模型，提出了全芯片環(huán)路電感提取方法[28]。

3.3 信號(hào)串?dāng)_建模

除了互連線本身的寄生參數(shù)，信號(hào)之間的串?dāng)_也是影響信號(hào)完整性的主要因素之一，信號(hào)串?dāng)_不僅會(huì)造成信號(hào)波動(dòng)，使信號(hào)噪聲容限下降，也會(huì)影響邊沿速率，產(chǎn)生時(shí)序問(wèn)題。對(duì)微帶線、帶狀線、過(guò)孔等互連結(jié)構(gòu)的串?dāng)_研究已經(jīng)比較完善，對(duì)異構(gòu)集成系統(tǒng)來(lái)說(shuō)，TSV陣列的串?dāng)_建模與仿真是目前研究的熱點(diǎn)[29]。

由于多種原因，對(duì)TSV進(jìn)行電磁仿真是一項(xiàng)具有挑戰(zhàn)性的任務(wù)。首先，需要對(duì)薄氧化物襯底進(jìn)行建模，涉及的尺寸是跨尺度和高縱橫比的；而且由于半導(dǎo)體襯底的損耗，在密集的TSV陣列中，電磁波的傳播行為也更加復(fù)雜。

LIU等對(duì)TSV差分對(duì)之間的電磁耦合作用進(jìn)行了研究[30-31]；DARRYL通過(guò)建模仿真5×5的TSV陣列研究了TSV之間的耦合，分析了氧化層厚度、電阻率等參數(shù)對(duì)TSV耦合強(qiáng)度與耦合噪聲持續(xù)時(shí)間的影響，模型與仿真結(jié)果分別如圖7、8所示[18]；但是該模型沒(méi)有考慮金屬-氧化物半導(dǎo)體的TSV電容效應(yīng)對(duì)硅襯底偏置造成的影響。

圖7 5×5 TSV陣列模型[18]

考慮更多電磁波效應(yīng)，對(duì)更大規(guī)模的TSV陣列進(jìn)行精確建模是未來(lái)研究的趨勢(shì)和重點(diǎn)。

圖8 5×5 TSV陣列的仿真結(jié)果[18]

3.4 回流路徑不連續(xù)建模

異構(gòu)集成系統(tǒng)中的密集布線不僅造成互連結(jié)構(gòu)的寄生效應(yīng)和串?dāng)_問(wèn)題，而且還給信號(hào)參考平面的完整性帶來(lái)挑戰(zhàn)。因此，對(duì)于信號(hào)回流路徑不連續(xù)的建模，也是異構(gòu)集成系統(tǒng)SI/PI設(shè)計(jì)與仿真的重要課題。

密集分布的TSV陣列是造成回流路徑不連續(xù)的關(guān)鍵因素之一。圖9為T(mén)SV造成中介層回流路徑不連續(xù)的典型案例[18]。

圖9 硅中介層模型[18]

圖10給出了硅中介層與玻璃中介層兩種情況下插入損耗結(jié)果的對(duì)比。從圖中可以看出，雖然硅中介層的插入損耗更高，但與玻璃中介層相比得到了平滑的插入損耗分布曲線，這是由于高襯底損耗抑制了電源/地平面的諧振，因此可以獲得更好的信號(hào)完整性和EMC性能，兩種中介層的眼圖結(jié)果見(jiàn)圖11。

圖10 中介層信號(hào)轉(zhuǎn)換的單端插入損耗[18]

圖11 眼圖結(jié)果[18]

從以上圖片可以看出，在沒(méi)有對(duì)整個(gè)設(shè)計(jì)有一個(gè)清晰了解的情況下，很難了解哪種技術(shù)將促使電氣性能改善，這也說(shuō)明對(duì)整個(gè)系統(tǒng)進(jìn)行多層級(jí)的精確建模與參數(shù)提取是十分重要的。

3.5 多層級(jí)SI分析

基于以上多層級(jí)建模和參數(shù)提取技術(shù)，可以對(duì)整個(gè)系統(tǒng)的信號(hào)完整性進(jìn)行更加精確的仿真和分析?；谝豢?0 Gb/s的FPGA串行鏈路收發(fā)系統(tǒng)，Altera公司展示了芯片-封裝-PCB的多層級(jí)協(xié)同仿真實(shí)例[32]，并且對(duì)該系統(tǒng)進(jìn)行了以下幾個(gè)方面的研究：1）高速高集成度多層BGA封裝的設(shè)計(jì)和優(yōu)化；2）封裝-PCB互連界面的不連續(xù)性建模方法；3）建模仿真分析芯片寄生參數(shù)對(duì)系統(tǒng)性能的影響；4）系統(tǒng)級(jí)仿真與測(cè)試驗(yàn)證。

單獨(dú)封裝、封裝-PCB與芯片-封裝-PCB不同級(jí)別模型的信號(hào)回波損耗仿真結(jié)果如圖12所示。從圖中可以看出，單獨(dú)封裝和封裝-PCB模型的回波損耗曲線相對(duì)平緩，只有芯片-封裝-PCB的多層級(jí)模型才能準(zhǔn)確反映多次諧波對(duì)信號(hào)完整性的影響。

圖12 不同層級(jí)模型的仿真結(jié)果[32]

系統(tǒng)級(jí)仿真測(cè)試的結(jié)果見(jiàn)圖13。從圖中可以看出，多層級(jí)協(xié)同仿真的回波損耗和串?dāng)_結(jié)果與測(cè)試結(jié)果具有高度一致性，充分證明了多層級(jí)協(xié)同仿真的準(zhǔn)確性。

圖13 系統(tǒng)級(jí)仿真測(cè)試驗(yàn)證[32]

4 異構(gòu)集成的多層級(jí)PDN分析

傳統(tǒng)的PDN仿真分析中，芯片、封裝和PCB往往是相互獨(dú)立的，但實(shí)際應(yīng)用會(huì)引起較大的誤差。圖14為一個(gè)實(shí)際案例的片上以及PCB上的PDN電壓噪聲測(cè)量結(jié)果。

圖14 片上與PCB上的PDN電壓噪聲[33]

從圖14可以看出片上電壓與PCB上的電壓噪聲有明顯的差別。芯片上的電壓噪聲峰峰值為172 mV，是1.1 V標(biāo)稱電壓的16%，而PCB上的電壓噪聲峰峰值只有11 mV，僅為標(biāo)稱電壓的1%。該實(shí)驗(yàn)表明，即使PCB級(jí)的PDN噪聲得到了很好的控制，芯片級(jí)的PDN噪聲也可能更高。因此，在系統(tǒng)設(shè)計(jì)時(shí)必須考慮片上的電壓波動(dòng)，需要對(duì)整個(gè)系統(tǒng)進(jìn)行多層級(jí)的建模分析，才能做到對(duì)PDN網(wǎng)絡(luò)進(jìn)行全局的考慮。

4.1 多層級(jí)PDN建模

佐治亞理工學(xué)院的BAKIR團(tuán)隊(duì)對(duì)PDN網(wǎng)絡(luò)的建模方法進(jìn)行了研究[34-35]。圖15(a)為多層級(jí)PDN的物理模型結(jié)構(gòu)，圖15(b)所示為多層級(jí)PDN的電路模型實(shí)例，包括了板級(jí)PDN的集總參數(shù)模型以及封裝和片上PDN的分布參數(shù)模型。

圖15(c)為目前PDN分析的大概流程：首先，生成電路板、封裝和芯片PDN的RLC網(wǎng)絡(luò)模型；隨后，將這些模型組合起來(lái)以求解節(jié)點(diǎn)電壓和分支電流，然后進(jìn)行穩(wěn)態(tài)壓降分析和針對(duì)同步開(kāi)關(guān)噪聲的瞬態(tài)分析，詳細(xì)求解方法如下。

圖15 多層級(jí)PDN建模[36]

4.1.1 板級(jí)PDN

由于板級(jí)PDN與片上、封裝PDN建模的跨尺度問(wèn)題，目前板級(jí)PDN模型一般采用集總參數(shù)模型，避免造成計(jì)算量過(guò)大、仿真無(wú)法完成的問(wèn)題。板級(jí)PDN建模方法已比較成熟。一般方法是假設(shè)一個(gè)理想的電壓調(diào)節(jié)模塊（Voltage Regulator Module,VRM），能夠提供穩(wěn)定的電壓，并使用集總電阻器/電感器網(wǎng)絡(luò)對(duì)板級(jí)電流擴(kuò)散進(jìn)行建模。此外，板級(jí)PDN模型還應(yīng)該包括板級(jí)去耦電容器的等效串聯(lián)電阻和等效串聯(lián)電感。

4.1.2 封裝級(jí)PDN

封裝級(jí)PDN的分布參數(shù)模型如圖16所示。與傳統(tǒng)的集總參數(shù)模型不同，分布式的封裝級(jí)PDN模型可以反映封裝中電流的擴(kuò)散效應(yīng)以及不同電源/地凸點(diǎn)之間的耦合，這在多管芯封裝系統(tǒng)中是至關(guān)重要的。

圖16 封裝級(jí)PDN模型[37]

封裝的電源/接地層模型為兩層，其中底層通過(guò)球柵陣列連接到母板，頂層通過(guò)C4凸點(diǎn)連接到管芯上的PDN。分布式模型中的每個(gè)Rsp/Lsp串聯(lián)網(wǎng)絡(luò)表征當(dāng)前的擴(kuò)散效應(yīng)，而每個(gè)Rmnt/Cmnt/Lmnt串聯(lián)網(wǎng)絡(luò)表征一個(gè)表面貼裝式的去耦電容器。對(duì)于凸點(diǎn)電感LC4，應(yīng)同時(shí)考慮自感和互感[37]。

4.1.3 片上PDN

先前的工作已經(jīng)提出了一種虛擬的PDN網(wǎng)格設(shè)計(jì)，該設(shè)計(jì)使用僅具有一個(gè)金屬層的C4凸點(diǎn)粒度[38]。BAKIR團(tuán)隊(duì)將片上PDN模型設(shè)置為兩層結(jié)構(gòu)[37]，模型如圖17所示。將所有y軸金屬線映射到頂層，并將所有x軸金屬線映射到底層。Rvia是相鄰金屬層之間通孔的等效電阻；同樣，Rtop和Rbottom分別是x軸和y軸導(dǎo)線在所有層中相鄰節(jié)點(diǎn)之間的總并聯(lián)電阻。這種模型可以更好地反映交錯(cuò)PDN的性質(zhì)以及對(duì)管芯過(guò)孔的影響。

圖17 片上PDN模型[37]

4.2 多層級(jí)PDN的頻域分析

多層級(jí)PDN的頻域分析主要是對(duì)電源/地網(wǎng)絡(luò)的平面阻抗進(jìn)行分析。PANT提出了簡(jiǎn)化的多層級(jí)PDN模型[39]，研究了三階輸入阻抗峰值與不同寄生參數(shù)諧振之間的關(guān)系；YEUNG提出了PDN平面阻抗提取方法[40]，在3 GHz頻率范圍內(nèi)可滿足高精度要求；本團(tuán)隊(duì)提出了基于本征模型分析確定諧振位置，添加合適去耦電容優(yōu)化PDN阻抗的方法[41]；ARM公司的SHIDHARTHA等人系統(tǒng)研究了VRM、PCB去耦電容器、封裝電感和片上電容對(duì)阻抗的影響[42]，PDN阻抗曲線如圖18所示。

圖18 PDN阻抗曲線[42]

從圖中可以看出，在低頻（小于1 kHz）時(shí)，VRM阻抗(ZVRM)為整個(gè)系統(tǒng)阻抗(ZPDN)的主導(dǎo)。VRM輸出處的電感器和大容量電容器形成一個(gè)LC諧振電路，為系統(tǒng)PDN的三階共振頻率。系統(tǒng)PDN阻抗沒(méi)有明顯的二階諧振峰。這是由于10μF電容在ZBULK表現(xiàn)出電感特性之前已經(jīng)開(kāi)始進(jìn)行電容性相互作用，因此抵消了二階諧振峰。由芯片電容、PCB和封裝電感形成的LC-tank電路在72 MHz處產(chǎn)生諧振，這表示系統(tǒng)的一階諧振頻率，其中PDN阻抗達(dá)到最大值（ZMAX）。在極高的頻率（大于100 MHz）下，整個(gè)PDN阻抗受芯片電容的支配。這也說(shuō)明只有建立芯片-封裝-PCB的多層級(jí)PDN模型，才能對(duì)PDN阻抗進(jìn)行準(zhǔn)確的分析。

4.3 多層級(jí)PDN的時(shí)域分析

雖然基于頻域目標(biāo)阻抗的PDN分析方法可以直觀地反映電源/地平面的完整性，但這種方法往往存在過(guò)度設(shè)計(jì)的問(wèn)題[43]，因此時(shí)域上的仿真分析也是必不可少的。

一般可以通過(guò)幾種基本激勵(lì)來(lái)表征PDN的特性和電壓噪聲。PDN的基本激勵(lì)分為以下3種。1)脈沖激勵(lì)：通過(guò)觸發(fā)電路僅切換一次來(lái)產(chǎn)生脈沖電流，用于表征系統(tǒng)PDN的脈沖響應(yīng)；2)交流穩(wěn)態(tài)激勵(lì)：定義為電路已在多個(gè)時(shí)鐘周期上反復(fù)切換，并且PDN電流/電壓達(dá)到了穩(wěn)定狀態(tài)；3）突發(fā)模式激勵(lì)：定義為空閑狀態(tài)后電路觸發(fā)活動(dòng)的突發(fā)。Altera公司的SMITH對(duì)3種不同激勵(lì)下的片上和PCB上的PDN噪聲進(jìn)行了對(duì)比分析[44]；西安科技大學(xué)的劉洋教授對(duì)高速數(shù)字系統(tǒng)中常見(jiàn)的階躍電流和三角電流，提出了基于等效簡(jiǎn)化方法的PDN噪聲計(jì)算與分析技術(shù)和利用有效去耦上升時(shí)間選擇去耦電容的PDN時(shí)域設(shè)計(jì)方法[45]。

針對(duì)異構(gòu)集成技術(shù)，佐治亞理工學(xué)院的ZHANG對(duì)硅中介層、EMIB（嵌入式多芯片互連橋接）和HIST（異構(gòu)互連拼接技術(shù)）等先進(jìn)封裝工藝的PDN進(jìn)行了建模，仿真分析了不同工藝對(duì)PDN噪聲的影響[34]，不同異構(gòu)集成技術(shù)的PDN噪聲如圖19所示。數(shù)?；旌想娐分?，一般在片上分割數(shù)字地與模擬地，而在PCB上共用地平面，只有建立多層級(jí)的PDN模型才能準(zhǔn)確模擬數(shù)字電源與模擬電源之間的相互作用。

圖19 不同異構(gòu)集成技術(shù)的PDN噪聲[34]

4.4 多層級(jí)PDN的SI/PI協(xié)同分析

高速數(shù)字信號(hào)的同步開(kāi)關(guān)會(huì)引起電源/地平面的電壓波動(dòng)，PDN噪聲也會(huì)反向影響信號(hào)的質(zhì)量，尤其是關(guān)鍵時(shí)鐘信號(hào)或敏感模擬信號(hào)的時(shí)序裕量。因此，需要考量信號(hào)與電源/地網(wǎng)絡(luò)之間的相互作用，從而得到更加準(zhǔn)確的仿真結(jié)果。

SMITH通過(guò)仿真和測(cè)試得到了片上電壓與時(shí)鐘信號(hào)的波形，通過(guò)對(duì)比分析驗(yàn)證了片上電壓噪聲與時(shí)鐘周期抖動(dòng)之間的相關(guān)性[44]；Intel的HASHEMI等[46]提出了基于EMIB的SI/PI協(xié)同仿真架構(gòu)，PDN模型被合并到晶體管級(jí)驅(qū)動(dòng)器模型中以捕獲SSN，通過(guò)考慮相互耦合效應(yīng)（容性和感性耦合）以及回流路徑對(duì)PDN和信號(hào)進(jìn)行了分布式建模。

希捷科技的CHANDRASEKAR進(jìn)行了數(shù)模混合電路的SI/PI多層級(jí)協(xié)同仿真，仿真模型如圖20所示。對(duì)數(shù)?；旌闲酒lip-Chip封裝和包括VRM模塊的PCB建立多層級(jí)仿真模型，以準(zhǔn)確模擬在實(shí)際應(yīng)用中，芯片和封裝中分隔數(shù)模地平面而PCB中共享數(shù)模地平面的情況對(duì)SI/PI的影響。仿真得到了數(shù)字信號(hào)SSO活動(dòng)對(duì)數(shù)字、模擬電源的干擾，然后將非理想電源結(jié)果與信號(hào)完整性仿真結(jié)合，從而得到電源噪聲對(duì)模擬輸出抖動(dòng)的影響[47]，仿真結(jié)果如圖20(b)所示；圖中上半部分為模擬電源上的同步開(kāi)關(guān)噪聲幅值曲線，下半部分為模擬輸出的周期抖動(dòng)。

圖20 數(shù)?；旌想娐返亩鄬蛹?jí)模型和SI/PI仿真結(jié)果[47]

5 異構(gòu)集成的多層級(jí)熱力協(xié)同分析

隨著3D異構(gòu)集成系統(tǒng)集成化程度的提高，隨之而來(lái)的是各種失效問(wèn)題，為提高產(chǎn)品可靠性，可借助仿真手段進(jìn)行熱分析和結(jié)構(gòu)分析，從而在設(shè)計(jì)階段就可以發(fā)現(xiàn)產(chǎn)品的缺陷，降低開(kāi)發(fā)成本，提高產(chǎn)品的一次成功率，縮短產(chǎn)品的上市時(shí)間，增強(qiáng)產(chǎn)品的可靠性。

下文將通過(guò)模型處理和仿真分析兩個(gè)方面，綜述當(dāng)前國(guó)內(nèi)外熱仿真和結(jié)構(gòu)仿真的發(fā)展現(xiàn)狀和趨勢(shì)。

5.1 模型處理

隨著微系統(tǒng)封裝集成化程度的提高，可實(shí)現(xiàn)高密度三維堆疊封裝和系統(tǒng)級(jí)封裝，但同時(shí)造成封裝內(nèi)部的微焊點(diǎn)尺寸減小、數(shù)目增多、布線層更加復(fù)雜。如果詳細(xì)建模，將造成網(wǎng)格劃分困難、計(jì)算效率低下的問(wèn)題。為了加快求解速度，目前常用的有等效建模、模型降階（Model Order-Reduction,MOR）等方法。

5.1.1 等效建模

集成電路的分析包括穩(wěn)態(tài)分析和瞬態(tài)分析，分析方法可分為解析/半解析類方法[48]及數(shù)值類方法。解析/半解析類方法通過(guò)等效熱阻網(wǎng)絡(luò)模型來(lái)提高計(jì)算速度和精度，但復(fù)雜的封裝結(jié)構(gòu)通常需要多個(gè)熱阻模型來(lái)表示。諸多學(xué)者對(duì)雙熱阻模型進(jìn)行了重點(diǎn)研究[49-50]，圖21為芯片雙熱阻模型與DELPHI熱阻網(wǎng)絡(luò)模型。該等效建模方法既實(shí)現(xiàn)了模型的簡(jiǎn)化，同時(shí)又保證了仿真結(jié)果的精確性。但此方法一般是對(duì)整體進(jìn)行等效，無(wú)法反映封裝內(nèi)部互連結(jié)構(gòu)的影響。

圖21 熱阻模型[49]

數(shù)值類方法則是通過(guò)將其中一部分復(fù)雜的子模型進(jìn)行等效建模，然后嵌入到整體模型進(jìn)行計(jì)算來(lái)解決網(wǎng)格劃分困難、計(jì)算效率低的問(wèn)題。西安微電子技術(shù)研究所的李逵等人對(duì)芯片內(nèi)部微焊點(diǎn)層進(jìn)行了均勻化等效建模[51]，仿真得出了微焊點(diǎn)層的等效導(dǎo)熱系數(shù)、等效密度和等效比熱容；北京微電子研究所[52]建立了互連層子模型的等效模型，對(duì)互連層的材料參數(shù)進(jìn)行了等效計(jì)算，并且對(duì)整體的高密度倒裝芯片進(jìn)行了壽命預(yù)測(cè)；本團(tuán)隊(duì)通過(guò)熱阻網(wǎng)絡(luò)分別對(duì)微凸點(diǎn)的y方向和x-z方向進(jìn)行等效熱導(dǎo)率計(jì)算并與精確模型進(jìn)行了對(duì)比，得到了等效模型的仿真精確度和仿真效率[53]。

5.1.2模型降階

數(shù)值類方法也可通過(guò)多重網(wǎng)格、MOR方法來(lái)加快求解速度。加利福尼亞大學(xué)的WANG等人[54]通過(guò)MOR方法建立宏模型實(shí)現(xiàn)了系統(tǒng)級(jí)穩(wěn)態(tài)、瞬態(tài)熱分析；在此基礎(chǔ)上，復(fù)旦大學(xué)的研究人員[55]將同一組中的相鄰節(jié)點(diǎn)聚合在一起作為“超級(jí)節(jié)點(diǎn)”，提出了基于聚合的多端互連電路模型降階方法；而海思半導(dǎo)體的殷亞云則將幾個(gè)趨向一致的節(jié)點(diǎn)進(jìn)行聚合，獲得了聚合溫度、熱阻、熱容和熱源的降階模型。此外，英國(guó)謝菲爾德大學(xué)[56]基于Arnoldi塊方法提出了一種參數(shù)化MOR方法，在降階模型中保留了一個(gè)或多個(gè)參數(shù)，進(jìn)一步提高了模型處理的效率。

5.2 仿真分析

疲勞、腐蝕和過(guò)應(yīng)力等物理化學(xué)作用會(huì)引起電子封裝產(chǎn)品的失效，在生產(chǎn)和使用過(guò)程中，外界環(huán)境和工作條件會(huì)對(duì)電子器件產(chǎn)生一定的影響，導(dǎo)致電子器件發(fā)生一些物理和化學(xué)變化從而失效。傳統(tǒng)的失效分析一般是在產(chǎn)品測(cè)試出現(xiàn)問(wèn)題時(shí)進(jìn)行大量的實(shí)驗(yàn)來(lái)定位失效問(wèn)題，會(huì)造成時(shí)間成本與經(jīng)濟(jì)成本的大量增加。而仿真分析方法在產(chǎn)品設(shè)計(jì)前期就可以進(jìn)行，而且可以通過(guò)大量的數(shù)據(jù)分析進(jìn)行可靠性預(yù)測(cè)，大大提高了產(chǎn)品研發(fā)效率。可靠性仿真流程如圖22所示。

圖22 可靠性仿真流程[57]

不同的芯片布局會(huì)影響集成電路的熱分析和結(jié)構(gòu)分析，王金蘭等人[58]通過(guò)仿真建模對(duì)一個(gè)二維多芯片產(chǎn)品進(jìn)行了分析，得到封裝的熱阻，既對(duì)不同厚度的芯片進(jìn)行仿真分析，又對(duì)不同的芯片布局進(jìn)行建模仿真，得到厚度越大熱阻越小、2個(gè)芯片對(duì)稱排列在基板中心時(shí)熱阻最小的結(jié)論；芮喜[59]先通過(guò)理論和仿真相結(jié)合的方法對(duì)單芯片進(jìn)行了分析，接著利用熱阻矩陣對(duì)多芯片組件進(jìn)行理論計(jì)算，并且對(duì)這個(gè)模型的熱耦合效應(yīng)進(jìn)行了有限元分析，搭建熱實(shí)驗(yàn)平臺(tái)測(cè)得芯片或基板的溫度，將理論值與仿真值、實(shí)驗(yàn)數(shù)據(jù)進(jìn)行對(duì)比，驗(yàn)證了熱阻的變化規(guī)律，單芯片和多芯片的熱分析見(jiàn)圖23。由此可見(jiàn)，采用異構(gòu)集成技術(shù)的芯片有著不同的熱分布和應(yīng)力分布。

圖23 單芯片和多芯片的熱分析[59]

國(guó)內(nèi)外學(xué)者通過(guò)有限元分析法對(duì)異構(gòu)集成的芯片進(jìn)行了熱力協(xié)同分析，WU等人[60]根據(jù)GJB8548B-2005中2026.1實(shí)驗(yàn)方法建立隨機(jī)振動(dòng)仿真模型，得到SiP的應(yīng)力分布并通過(guò)實(shí)驗(yàn)進(jìn)行驗(yàn)證；BORISKOV等人[61]對(duì)采用倒裝焊和引線鍵合的SiP芯片進(jìn)行了溫度場(chǎng)的模擬，模型和仿真結(jié)果如圖24所示；北京航空航天大學(xué)的HUANG等人[62]利用有限元仿真軟件通過(guò)可靠性增強(qiáng)測(cè)試仿真實(shí)現(xiàn)了漏洞分析，對(duì)由組件和互連組成的SiP芯片進(jìn)行了熱應(yīng)力評(píng)估，找到了焊點(diǎn)和引腳的缺陷。本團(tuán)隊(duì)通過(guò)電熱耦合分析對(duì)一款大功率高性能的SiP提出了一種有效的可靠性設(shè)計(jì)評(píng)估方法[63]。

圖24 一種SiP結(jié)構(gòu)仿真研究[61]

針對(duì)不同的異構(gòu)集成結(jié)構(gòu)，國(guó)內(nèi)外學(xué)者通過(guò)有限元計(jì)算研究了不同材料和不同互連技術(shù)對(duì)異構(gòu)集成可靠性的影響。對(duì)于材料方面的研究，貴州大學(xué)的韓志康等人[64]對(duì)兩芯片鍵合進(jìn)行了建模，對(duì)鍵合區(qū)域的不同焊接材料進(jìn)行了應(yīng)力仿真分析；俄羅斯的POGUDKIN[65]通過(guò)熱力仿真對(duì)鋁-化合物-硅邊界層的不規(guī)則處進(jìn)行了分析；哈爾濱工業(yè)大學(xué)的張墅野[64]對(duì)銅互連電遷移的可靠性進(jìn)行了研究，建立了經(jīng)典的三維Cu互連結(jié)構(gòu)并對(duì)其進(jìn)行多物理場(chǎng)有限元仿真，得到溫度、電流密度和應(yīng)力分布的仿真結(jié)果。

互連處最容易發(fā)生失效，然而互連技術(shù)是3D封裝技術(shù)中必不可少的一個(gè)部分，國(guó)內(nèi)外學(xué)者對(duì)各種互連技術(shù)進(jìn)行了大量的可靠性分析研究。例如李夢(mèng)琳等人[67]對(duì)含有2.5D TSV硅轉(zhuǎn)接板的倒裝芯片焊接組件進(jìn)行有限元分析，得到TSV的熱應(yīng)力分布；上海交通大學(xué)的羅江波[68]通過(guò)熱-機(jī)械仿真研究了TSV數(shù)量、硅基厚度、重布線層（Re-Distribution Line,RDL）厚度和介質(zhì)材料對(duì)TSV轉(zhuǎn)接板的影響。

在可靠性測(cè)試和現(xiàn)場(chǎng)使用中，焊球、RDL和焊盤(pán)中的裂紋是重要的失效模式。電子科技大學(xué)[69]對(duì)裂紋焊點(diǎn)進(jìn)行了熱力耦合的建模仿真和疲勞壽命預(yù)測(cè)，并通過(guò)ECPT方法進(jìn)行了試驗(yàn)驗(yàn)證；LI等人[70]根據(jù)隨機(jī)振動(dòng)試驗(yàn)建立了SiP模塊的振動(dòng)仿真模型，采用虛擬驗(yàn)證的方法評(píng)估了CBGA互連的可靠性和疲勞壽命；哈爾濱理工大學(xué)的焦鴻浩[71]通過(guò)仿真和試驗(yàn)相結(jié)合的方法，對(duì)振動(dòng)條件下的互連焊點(diǎn)進(jìn)行了熱-力耦合和熱-力-電耦合仿真，完成了焊點(diǎn)的失效分析和壽命預(yù)測(cè)，振動(dòng)條件下焊點(diǎn)仿真研究如圖25所示。

圖25 振動(dòng)條件下焊點(diǎn)仿真研究[71]

仿真與測(cè)試之間存在著一定的誤差，因此需要對(duì)誤差進(jìn)行分析，并且對(duì)仿真模型進(jìn)行一些參數(shù)上的修改，來(lái)提高仿真結(jié)果的準(zhǔn)確度。意法半導(dǎo)體[72]通過(guò)有限元分析初步研究了汽車用FPGA封裝在電路板級(jí)ATC測(cè)試中焊點(diǎn)的可靠性，結(jié)合實(shí)驗(yàn)驗(yàn)證了仿真結(jié)果的準(zhǔn)確性，分析兩者之間的誤差后，更新有限元模型得到了更好的模擬結(jié)果；中科芯集成電路有限公司[73]分別對(duì)芯片襯底、導(dǎo)熱膠、Bump和底填料等材料參數(shù)進(jìn)行了校準(zhǔn)，得到了更準(zhǔn)確的倒裝焊封裝器件的熱仿真模型。

可靠性設(shè)計(jì)優(yōu)化是指通過(guò)仿真分析材料和結(jié)構(gòu)參數(shù)對(duì)封裝電子器件的影響，根據(jù)仿真結(jié)果提出同時(shí)滿足微系統(tǒng)組件的電性能、熱性能和結(jié)構(gòu)性能的最優(yōu)方案。石瀟[74]研究了電子元件間距、銅層厚度、銅層面積對(duì)電子元件熱應(yīng)力的影響，通過(guò)智能優(yōu)化算法進(jìn)行布局優(yōu)化，優(yōu)化后最大熱應(yīng)力和最大熱變形量都得到明顯降低。張琦[75]對(duì)塑封料熱導(dǎo)率、芯片交疊長(zhǎng)度、粘接膠熱導(dǎo)率和裸片厚度進(jìn)行熱分析，得到了交錯(cuò)堆疊DDR模組的最優(yōu)設(shè)計(jì)。還有一部分學(xué)者對(duì)優(yōu)化算法進(jìn)行了研究以得到最佳的芯片布局效果，王家睿[76]提出了一種模糊遺傳算法，對(duì)MCM熱布局進(jìn)行了優(yōu)化，當(dāng)芯片的結(jié)溫達(dá)到最小值時(shí)優(yōu)化完畢；楊志清[77]研究了一種遺傳粒子群算法，分析了芯片的功率和個(gè)數(shù)，對(duì)三維堆疊芯片進(jìn)行熱布局優(yōu)化，得到了最優(yōu)方案。

5.3 多層級(jí)熱力協(xié)同仿真分析

由于多功能、高集成度等優(yōu)點(diǎn)，異構(gòu)集成在電子行業(yè)越來(lái)越受歡迎，但對(duì)設(shè)計(jì)的可靠性和環(huán)境適應(yīng)性又有更高的要求，通過(guò)多層級(jí)熱力協(xié)同仿真分析的方法，可以對(duì)異構(gòu)集成的設(shè)計(jì)進(jìn)行評(píng)估，CAI[78]等人設(shè)計(jì)了一款SiP，對(duì)主控芯片、安全芯片和幾種無(wú)源器件進(jìn)行了芯片級(jí)的仿真，進(jìn)行排布之后又進(jìn)行了封裝級(jí)和系統(tǒng)級(jí)的仿真，得到了一種滿足電源、信號(hào)和散熱性能的SiP封裝設(shè)計(jì)方案；KIMMO[79]等人對(duì)異構(gòu)集成通信模塊進(jìn)行了多層級(jí)協(xié)同仿真，將工作在39 GHz的貼片天線陣列的電磁特性與基于多項(xiàng)式的功率放大器結(jié)合進(jìn)行熱力仿真，芯片級(jí)仿真方面對(duì)基于毫米波收發(fā)芯片進(jìn)行了分析，系統(tǒng)級(jí)和封裝級(jí)仿真方面對(duì)整個(gè)功率放大器進(jìn)行了分析；LI[80]等人從多層級(jí)方面考慮了芯片內(nèi)部和外部工作環(huán)境的影響，以及許多關(guān)鍵的影響因素如結(jié)構(gòu)、集成電路和元器件、材料參數(shù)波動(dòng)、工作環(huán)境條件等，利用這種協(xié)同仿真對(duì)電磁場(chǎng)、熱場(chǎng)和機(jī)械場(chǎng)進(jìn)行了分析。

6 異構(gòu)集成多層級(jí)仿真的趨勢(shì)與展望

6.1 多層級(jí)協(xié)同仿真的挑戰(zhàn)

圖26詳述了跨芯片、封裝和系統(tǒng)的協(xié)同設(shè)計(jì)、建模和仿真的未來(lái)愿景。涉及芯片-封裝-系統(tǒng)的多物理場(chǎng)，跨尺度的建模可以協(xié)同來(lái)自電、熱和機(jī)械分析的結(jié)果，這將最大程度地減少設(shè)計(jì)迭代的次數(shù)，并確保芯片和封裝設(shè)計(jì)是系統(tǒng)可識(shí)別的。這需要獲取加工工藝模型以及先進(jìn)的測(cè)量技術(shù)，以確保滿足質(zhì)量指標(biāo)以及準(zhǔn)確的建模數(shù)據(jù)。

圖26 未來(lái)的協(xié)同設(shè)計(jì)、建模和仿真愿景

有效的協(xié)同設(shè)計(jì)工具將確保在芯片、封裝和系統(tǒng)層級(jí)設(shè)計(jì)中的物理設(shè)計(jì)、設(shè)計(jì)工作流程和可變性是可解讀的。這種協(xié)同設(shè)計(jì)工具結(jié)合先進(jìn)優(yōu)化技術(shù)和大數(shù)據(jù)分析等將提供一個(gè)可靠的設(shè)計(jì)環(huán)境，設(shè)計(jì)人員在這個(gè)設(shè)計(jì)環(huán)境中可以利用建模和仿真的結(jié)果來(lái)確保在設(shè)計(jì)的早期階段就可以達(dá)到性能、可靠性和穩(wěn)健性指標(biāo)。

對(duì)于建模和仿真，預(yù)測(cè)芯片-封裝和封裝-系統(tǒng)接口處的現(xiàn)象非常重要。這需要多物理場(chǎng)、跨尺度模型和協(xié)同仿真方法捕獲電-熱、熱-機(jī)械和電-機(jī)械等多物理場(chǎng)的相互作用。圖27詳細(xì)介紹了在電、熱和機(jī)械領(lǐng)域需要預(yù)測(cè)的關(guān)鍵物理現(xiàn)象。電-熱場(chǎng)的交互作用包括將電源分配從芯片模型準(zhǔn)確地映射到封裝和系統(tǒng)模型中；對(duì)于熱-機(jī)械交互，典型示例包括準(zhǔn)確預(yù)測(cè)封裝/系統(tǒng)模型在芯片后端產(chǎn)生的應(yīng)力，以預(yù)測(cè)TSV區(qū)域的應(yīng)力和損壞，這些應(yīng)力反過(guò)來(lái)將會(huì)影響TSV的布局以及晶體管的閾值電壓和驅(qū)動(dòng)電流；電-機(jī)械耦合建模的經(jīng)典示例是芯片上和芯片外互連中的電遷移和應(yīng)力遷移；此外，為了準(zhǔn)確模擬芯片上金屬遷移的影響，應(yīng)該把封裝應(yīng)力考慮在內(nèi)。這些只是一些示例，這些示例說(shuō)明了需要在芯片-封裝-系統(tǒng)域之間進(jìn)行協(xié)同設(shè)計(jì)，并且需要對(duì)電、熱和機(jī)械場(chǎng)之間的相互作用進(jìn)行精確建模。

圖27 多物理場(chǎng)之間的相互作用

優(yōu)化也是協(xié)同設(shè)計(jì)方法中的重要工具。許多EDA和MCAD工具都提供了優(yōu)化求解器。在不確定性工具包中進(jìn)行優(yōu)化可以使設(shè)計(jì)人員能夠評(píng)估材料和設(shè)計(jì)參數(shù)變化對(duì)性能和可靠性的影響，從而支持對(duì)產(chǎn)品的隨機(jī)評(píng)估。

準(zhǔn)確的材料數(shù)據(jù)和異構(gòu)系統(tǒng)的特性至關(guān)重要，因此增加計(jì)算學(xué)、應(yīng)力與多物理場(chǎng)建模之間的聯(lián)系非常重要，計(jì)算與建模結(jié)合如圖28所示。要將數(shù)據(jù)從計(jì)量學(xué)轉(zhuǎn)移到建模工具中還需做進(jìn)一步的工作，并且在焊料等非線性材料的精確本構(gòu)模型方面尚缺乏共識(shí)。

圖28 計(jì)算與建模結(jié)合

6.2 多層級(jí)協(xié)同仿真的展望

協(xié)同設(shè)計(jì)、建模和仿真是未來(lái)異構(gòu)集成電子系統(tǒng)的基礎(chǔ)技術(shù)。目前，芯片、封裝和系統(tǒng)設(shè)計(jì)是脫節(jié)的或者是不完整的，這需要改變。今天進(jìn)行的許多建模和仿真基于單一物理場(chǎng)，這也需要改變，特別是物理場(chǎng)之間的相互作用以及芯片、封裝和系統(tǒng)之間的相互作用，都必須加以考慮。需要解決的特殊挑戰(zhàn)有以下幾個(gè)方面。

1)多物理場(chǎng)/跨尺度模型：需要對(duì)跨芯片-封裝-系統(tǒng)的相互作用進(jìn)行精確建模。這將需要解決納米級(jí)（芯片）至厘米級(jí)（封裝、系統(tǒng)）的幾何特征與多物理場(chǎng)之間的相互作用。

2)不確定性的多目標(biāo)優(yōu)化：涉及芯片-封裝-系統(tǒng)的多層級(jí)之間和多物理場(chǎng)之間的相互作用越來(lái)越復(fù)雜，將越來(lái)越多地要求使用強(qiáng)大的多目標(biāo)優(yōu)化求解器。該求解器需要有效處理大規(guī)模的變量和設(shè)計(jì)約束，并且在當(dāng)前存在不確定性的情況下可以以快速計(jì)算的方式提供全局解決方案。

3)快速求解器：應(yīng)在芯片、封裝、系統(tǒng)使用什么級(jí)別的抽象模型，需要降階建模技術(shù)來(lái)捕獲當(dāng)前系統(tǒng)的非線性。

4)生命周期模型：異構(gòu)集成系統(tǒng)將需要新的失效物理模型，例如功率電子封裝中的燒結(jié)互連。

5)數(shù)據(jù)標(biāo)準(zhǔn)：需要數(shù)據(jù)標(biāo)準(zhǔn)才能在不同的建模工具之間進(jìn)行有效的協(xié)同仿真。

7 結(jié)論

多層級(jí)協(xié)同仿真技術(shù)是促進(jìn)3D異構(gòu)集成快速發(fā)展的關(guān)鍵技術(shù)，也是面臨的巨大挑戰(zhàn)之一。本文主要對(duì)3D異構(gòu)集成的多層級(jí)協(xié)同仿真的部分關(guān)鍵技術(shù)的研究現(xiàn)狀和發(fā)展趨勢(shì)進(jìn)行了綜述，旨在為國(guó)內(nèi)異構(gòu)集成仿真設(shè)計(jì)和仿真工具的研發(fā)提供參考。