基于JESD204B協(xié)議的多板卡同步采樣設(shè)計(jì)與實(shí)現(xiàn)

孫 磊，張松柏

(中國船舶重工集團(tuán)公司第七二三研究所，江蘇 揚(yáng)州 225101)

0 引 言

數(shù)據(jù)采樣系統(tǒng)被廣泛應(yīng)用于雷達(dá)、聲納、射電天文和醫(yī)療成像等探測(cè)領(lǐng)域，為滿足這些領(lǐng)域?qū)Ω呔忍綔y(cè)的需求，通常通過擴(kuò)展陣列孔徑(即增加數(shù)據(jù)通道)來提高分辨率。然而在實(shí)際工程應(yīng)用中，由于制造工藝的偏差，2個(gè)以上數(shù)量的通道采樣序列通常會(huì)在時(shí)間上存在不同步現(xiàn)象，具體表現(xiàn)為具有不一致的時(shí)延。這種采樣不同步問題將導(dǎo)致后端信號(hào)的相參處理性能惡化甚至失效。

為解決2個(gè)以上數(shù)據(jù)通道的同步采樣問題，國內(nèi)多家高校和科研院所，基于JESD204B同步傳輸協(xié)議，驗(yàn)證了單板雙通道、4通道和8通道的同步采集性能[1-4]。隨著通道數(shù)的進(jìn)一步增加，受限于印制板尺寸，所有的數(shù)據(jù)采樣通道將不可避免地被分布在多塊印制板卡上，相較于單板內(nèi)的短距離數(shù)據(jù)傳輸，板卡間的數(shù)據(jù)傳輸距離更長(zhǎng)，增加了多板卡上模數(shù)轉(zhuǎn)換器(ADC)同步采樣的難度。

為解決多板卡帶來的采樣不同步的難題，文獻(xiàn)[5]給出一種主從板卡的設(shè)計(jì)架構(gòu)，由主板卡提供相參時(shí)鐘給從板卡，從而保證2塊板卡的采樣具有相參性。然而，這種主從板卡的架構(gòu)設(shè)計(jì)，只適用于采樣通道較少的應(yīng)用領(lǐng)域，不具備擴(kuò)展性。為擴(kuò)展更多的板卡參與同步采樣，文獻(xiàn)[6]通過引入時(shí)鐘扇出電路來滿足更多數(shù)量板卡的時(shí)鐘需求。但大量的板間時(shí)鐘電纜增加了硬件設(shè)計(jì)系統(tǒng)的復(fù)雜程度。

本文針對(duì)現(xiàn)有設(shè)計(jì)的不足，根據(jù)實(shí)際項(xiàng)目需求，提出了一種基于JESD204B協(xié)議的多板卡同步采樣設(shè)計(jì)。基于JESD204B協(xié)議的子類1模式，實(shí)現(xiàn)單印制板內(nèi)的多通道同步采樣。通過外部等長(zhǎng)輸入的同步脈沖確定所有采樣板的起始采樣點(diǎn)。采樣點(diǎn)內(nèi)的相位偏差則通過調(diào)整輸入相參時(shí)鐘的延遲參數(shù)來進(jìn)一步減少。通過對(duì)實(shí)際硬件采樣的數(shù)據(jù)進(jìn)行分析，驗(yàn)證了本設(shè)計(jì)的可行性和有效性。

1 設(shè)計(jì)實(shí)現(xiàn)

設(shè)計(jì)采用了8塊ADC采樣板+1塊數(shù)據(jù)接收板的架構(gòu)設(shè)計(jì)，該架構(gòu)可通過增加采樣板卡數(shù)量來擴(kuò)展采樣通道，且各ADC采樣板卡能夠互換，便于驗(yàn)證可擴(kuò)展性測(cè)試。為實(shí)現(xiàn)多板卡的同步采樣，本設(shè)計(jì)通過2個(gè)步驟來建立全部通道的同步。第1步是基于JESD204B協(xié)議，實(shí)現(xiàn)各個(gè)印制板板內(nèi)8個(gè)通道的同步采樣；第2步通過數(shù)據(jù)接收板扇出到8塊采樣板的相參時(shí)鐘和同步脈沖，實(shí)現(xiàn)所有64個(gè)通道的同步采樣。

1.1 JESD204B協(xié)議

JESD204B協(xié)議是用于連接模數(shù)/數(shù)模轉(zhuǎn)換器(ADC/DAC)和邏輯器件之間、邏輯器件和邏輯器件之間[7]的一種串行接口協(xié)議。相較于傳統(tǒng)的低壓差分信號(hào)(LVDS)并行接口協(xié)議，JESD204B協(xié)議的速率帶寬高達(dá)12.5 Gb/s，且數(shù)據(jù)管腳更少，是新型高速ADC/DAC的首選傳輸協(xié)議。從研發(fā)的角度出發(fā)，JESD204B協(xié)議規(guī)定在數(shù)據(jù)流中插入特定的加擾和界定字符，增強(qiáng)了數(shù)據(jù)傳輸過程中的魯棒性，同時(shí)簡(jiǎn)化了接收端的串并轉(zhuǎn)換邏輯設(shè)計(jì)。此外，現(xiàn)有Xilinx 公司的JESD204B IP核可通過AXI4-Lite接口對(duì)JESD204B協(xié)議進(jìn)行動(dòng)態(tài)的讀寫配置，便于對(duì)整個(gè)傳輸鏈路的狀態(tài)監(jiān)測(cè)。

1.2 板內(nèi)同步設(shè)計(jì)

板內(nèi)多通道ADC的同步設(shè)計(jì)，是基于JESD204B協(xié)議的子類1模式進(jìn)行的設(shè)計(jì)，其設(shè)計(jì)框圖如圖1所示。JESD204B協(xié)議的子類1模式需要2類時(shí)鐘：器件時(shí)鐘(Device CLK)和系統(tǒng)參考時(shí)鐘(SYSREF CLK)。其中器件時(shí)鐘是ADC和現(xiàn)場(chǎng)可編程門陣列(FPGA)的工作時(shí)鐘，彼此獨(dú)立，可以工作在不同的頻率。系統(tǒng)參考時(shí)鐘是ADC和FPGA間JESD204B協(xié)議的同步基準(zhǔn)，保證傳輸鏈路收發(fā)兩端的同步工作，是板內(nèi)多通道ADC的同步設(shè)計(jì)的關(guān)鍵部分。后面為描述方便，將器件時(shí)鐘和系統(tǒng)參考時(shí)鐘一起稱作JESD204B時(shí)鐘對(duì)。

圖1 AD采樣板板內(nèi)同步采樣設(shè)計(jì)框圖

為實(shí)現(xiàn)板內(nèi)基于JESD204B協(xié)議的同步傳輸，外部相參時(shí)鐘經(jīng)時(shí)鐘管理電路，分別往ADC和FPGA扇出JESD204B時(shí)鐘對(duì)。印制板設(shè)計(jì)中，所有的JESD204B時(shí)鐘對(duì)都要求等長(zhǎng)設(shè)計(jì)，從而保證所有的ADC通道到FPGA的同步傳輸。為滿足系統(tǒng)參考時(shí)鐘對(duì)器件時(shí)鐘的建立和保持時(shí)間要求，設(shè)計(jì)中通過降低系統(tǒng)參考時(shí)鐘的頻率，增加高電平的持續(xù)時(shí)間，從而便于器件時(shí)鐘捕獲系統(tǒng)參考時(shí)鐘[8]。

1.3 板間同步設(shè)計(jì)

在實(shí)現(xiàn)板內(nèi)ADC同步采樣后，這里提出一種基于同步脈沖的多板卡同步設(shè)計(jì)，原理框圖如圖2所示。圖中，所有采樣板的同步采樣設(shè)計(jì)，由數(shù)據(jù)接收板扇出至各采樣板的同步脈沖和相參時(shí)鐘實(shí)現(xiàn)。同步脈沖的等長(zhǎng)設(shè)計(jì)，保證板間的采樣誤差在一個(gè)采樣周期內(nèi)。而采樣周期內(nèi)的誤差，則通過計(jì)算各通道相對(duì)于參考通道的時(shí)延誤差，再調(diào)整對(duì)應(yīng)相參時(shí)鐘的延遲，來進(jìn)一步提高對(duì)應(yīng)通道的同步性能。

圖2 板間同步設(shè)計(jì)框圖

其中，時(shí)延誤差的測(cè)量，可通過采樣單頻點(diǎn)信號(hào)，并計(jì)算采樣數(shù)據(jù)的自相關(guān)和互相關(guān)來實(shí)現(xiàn)[1，9]。

設(shè)給定單頻點(diǎn)信號(hào)s(t)=Asin(2πft+φ)，其中A為信號(hào)振幅，f為信號(hào)頻率，φ為初始相位。對(duì)應(yīng)通道k的采樣數(shù)據(jù)sk(n)為：

sk(n)=gkAsin(2πf(nTs+Δtk)+φ)+οk

(1)

式中：n為采樣點(diǎn)數(shù)，n=1,2,…,N；k=1,2,…,64；gk為通道k上的傳輸增益；Δtk為采樣信號(hào)傳輸延遲，不失一般性，這里將通道1設(shè)為參考通道，即Δt1=0；οk表示采樣通道k的偏置誤差。

根據(jù)采樣數(shù)據(jù)計(jì)算各通道k的偏置誤差：

(2)

(3)

得到通道k的時(shí)延誤差：

(4)

根據(jù)計(jì)算出的時(shí)延誤差，通過調(diào)整數(shù)據(jù)接收板上相參時(shí)鐘扇出電路對(duì)應(yīng)時(shí)鐘的延遲參數(shù)，即可實(shí)現(xiàn)通道k和通道1的同步，最終實(shí)現(xiàn)所有通道的同步采樣。當(dāng)然，這里的同步存在一定數(shù)值范圍內(nèi)的時(shí)延誤差，其誤差精度取決于時(shí)鐘扇出電路上固定的模擬延遲步長(zhǎng)，以及可調(diào)的數(shù)字延遲步長(zhǎng)設(shè)計(jì)。

相較于現(xiàn)有文獻(xiàn)給出的JESD204B時(shí)鐘對(duì)扇出設(shè)計(jì)，本文用同步脈沖信號(hào)來替換系統(tǒng)參考時(shí)鐘，避免了將JESD204B時(shí)鐘對(duì)扇出到各個(gè)板卡的硬件設(shè)計(jì)需求，同時(shí)減少了一半的時(shí)鐘數(shù)量需求，工程上簡(jiǎn)化了電纜的傳輸空間。

2 性能驗(yàn)證

性能測(cè)試包含兩部分：AD采樣性能和多板卡的同步性能。為簡(jiǎn)化分析，實(shí)驗(yàn)選取了采樣板1上通道1(k=1)和采樣板2上第2個(gè)通道(k=10)的采樣數(shù)據(jù)，用于計(jì)算通道1的ADC的信噪比(SNR)指標(biāo)，以及2個(gè)通道的板間時(shí)延誤差。兩部分實(shí)驗(yàn)的采樣頻率fs都為300 MHz，采樣點(diǎn)數(shù)N=16 384。

2.1 ADC性能

實(shí)驗(yàn)中通過對(duì)通道1上ADC采樣通道的數(shù)據(jù)進(jìn)行信噪比計(jì)算，驗(yàn)證AD電路的采樣性能。分別給定f=10.3 MHz和f=305 MHz的正弦信號(hào)，并確保信號(hào)滿量程輸入。將2次采樣數(shù)據(jù)分別導(dǎo)出，用Matlab工具進(jìn)行分析，其結(jié)果如圖3和圖4所示。

圖3 10.3 MHz信號(hào)的采樣數(shù)據(jù)頻譜

圖4 305 MHz信號(hào)的采樣數(shù)據(jù)頻譜

圖3和圖4中，在剔除直流和各次諧波成分后，計(jì)算出信噪比分別為63.34 dB和61.71 dB，設(shè)計(jì)指標(biāo)滿足實(shí)際要求。

2.2 同步性能

通道間的采樣同步性能，在時(shí)域上表現(xiàn)為采樣數(shù)據(jù)在一個(gè)采樣點(diǎn)內(nèi)的相位偏差，甚至是相差1個(gè)或多個(gè)采樣點(diǎn)?；诒疚牡募軜?gòu)設(shè)計(jì)，所有采樣板將板內(nèi)通道的采樣數(shù)據(jù)通過光纖鏈路送至數(shù)據(jù)接收板。為驗(yàn)證多板間的同步性能，將信號(hào)源輸出頻率f=10 MHz的點(diǎn)正弦信號(hào)通過功分器扇出同軸電纜，連接至采樣板1的第1個(gè)采樣通道和采樣板2的第2個(gè)采樣通道。

將2個(gè)通道的采樣數(shù)據(jù)導(dǎo)出，根據(jù)式(4)，計(jì)算出Δt10=1.73 ns。為直觀顯示，圖5給出了2個(gè)通道同時(shí)刻的60個(gè)采樣數(shù)據(jù)。從圖中可以看出，此時(shí)通道10與參考通道(通道1)在時(shí)域上存在不同步現(xiàn)象，有個(gè)時(shí)延誤差。

圖5 相參時(shí)鐘2調(diào)整前的采樣數(shù)據(jù)波形

接著，根據(jù)計(jì)算出的時(shí)延誤差值，通過調(diào)整數(shù)據(jù)接收板上相參時(shí)鐘2的模擬和數(shù)字延遲，再次觸發(fā)采樣，得到如圖6所示2個(gè)通道同時(shí)刻的60個(gè)采樣數(shù)據(jù)波形，經(jīng)計(jì)算得到時(shí)延誤差Δt10=17.2 ps。

圖6 相參時(shí)鐘2調(diào)整后的采樣數(shù)據(jù)波形

從圖6可以看到，通過調(diào)整相參時(shí)鐘2的延遲參數(shù)，兩通道的采樣數(shù)據(jù)實(shí)現(xiàn)了重疊，實(shí)現(xiàn)了同步采樣。不失一般性，這種同步方法可擴(kuò)展到其他采樣板上的采樣通道上，從而實(shí)現(xiàn)所有通道的采樣同步。

3 結(jié)束語

本文通過分析現(xiàn)有多通道同步設(shè)計(jì)方案的不同，基于實(shí)際工程需求，提出了一種板內(nèi)基于JESD204B協(xié)議，板間基于同步脈沖和相參時(shí)鐘的多板卡同步采樣設(shè)計(jì)。相較于現(xiàn)有方案，所提設(shè)計(jì)具有很好的通道擴(kuò)展性，減少了一半數(shù)量的時(shí)鐘電纜連接。通過對(duì)實(shí)際采樣數(shù)據(jù)的分析和計(jì)算，驗(yàn)證了所提設(shè)計(jì)的可行性和有效性。