高功率太赫茲基波壓控振蕩器設計

傅海鵬　孫輝

摘? ?要：基于55 nm CMOS工藝提出了一款具有高輸出功率的太赫茲基波壓控振蕩器（Voltage-Controlled Oscillator，VCO）. 設計采用堆疊結(jié)構(gòu)來克服單個晶體管供電電壓受限導致輸出擺幅較低的問題來有效提高了輸出功率. 依據(jù)單邊化技術(shù)在核心晶體管的柵漏之間嵌入自饋線來調(diào)整柵漏之間的相移和增益以最大化晶體管在期望頻率下的可用增益，從而提高晶體管的功率輸出潛力. 提取版圖寄生后的仿真結(jié)果表明：在2.4 V供電電壓下，VCO的輸出頻率范圍為200.5 GHz～204.4 GHz，電路峰值輸出功率為3.25 dBm，在1 MHz的頻偏處最優(yōu)相位噪聲為-98.7 dBc/Hz，最大效率為8.1%. 包括焊盤在內(nèi)的版圖面積僅為0.18 mm2. 此次工作實現(xiàn)了高輸出功率并具有緊湊的面積，為高功率太赫茲頻率基波VCO設計提供了一種設計思路.

關(guān)鍵詞：太赫茲;壓控振蕩器;高功率;高效率

中圖分類號：TN752? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?文獻標志碼：A

Design of Terahertz Fundamental Wave Voltage-controlled

Oscillator with High Output Power

FU Haipeng SUN Hui

（School of Microelectronics，Tianjin University，Tianjin 300072，China）

Abstract：A terahertz fundamental Voltage-Controlled Oscillator（VCO） with high output power in 55 nm CMOS process is proposed in this paper. The stacked structure is adopted to solve the problem of low output swing caused by the limited supply voltage of a single transistor，thereby effectively increasing the output power. Based on the unilateralization technique，a self-feeding line is embedded between the gate and drain of the core transistor to adjust the phase shift and gain in order to maximize the available gain of the transistor at the desired frequency，thereby increasing the power output potential of the transistor. The simulation results after extracting the parasitic parameters of the layout show that，under a supply voltage of 2.4 V，the output frequency of this VCO ranges from 200.5 GHz to 204.4 GHz，the peak output power of the circuit is 3.25 dBm，the minimum phase noise is -98.7 dBc/Hz at the frequency deviation of 1 MHz，and the maximum efficiency of the circuit is 8.1%. The layout area including the pad is only 0.18 mm2. This work achieves high output power with a compact area and provides a design mentality for the realization of high-power terahertz fundamental VCOs.

Key words：terahertz;Voltage-Controlled Oscillator（VCO）;high power;high efficiency

太赫茲頻段具有穿透性、安全性、寬帶性等獨特優(yōu)點，因此在無線通信、公共安全檢測、成像等領(lǐng)域具有十分廣闊的應用場景[1]. 而上述應用均需要具有較高輸出功率的太赫茲振蕩器. 但是由于太赫茲頻率已接近硅基晶體管的最高振蕩頻率fmax，晶體管的可用增益會急劇下降，此外，在如此高的頻率下，無源器件受趨膚效應、寄生等影響產(chǎn)生的損耗更加顯著，這些因素使得基于硅基工藝的晶體管輸出功率有限. 盡管使用Ⅲ-Ⅴ 族化合物半導體工藝可以使太赫茲頻段的振蕩器設計實現(xiàn)較優(yōu)的性能[2-3]，但是高昂的工藝成本令其目前無法大規(guī)模應用.

CMOS 工藝具有低成本、集成度高等優(yōu)勢，并且隨著 CMOS 技術(shù)不斷發(fā)展，CMOS 工藝可達到的fmax不斷提高，CMOS工藝的性能也不斷提升，因此采用 CMOS 工藝設計高性能太赫茲振蕩器已成為可能. 由于太赫茲頻帶接近或超過大多數(shù) CMOS 工藝的fmax，提取高次諧波實現(xiàn)太赫茲工作頻率是目前基于 CMOS 工藝的主要選擇[4-5]，但由于提取高次諧波使得振蕩器的輸出功率相當有限. 為了解決諧波提取功率受限的問題，文獻[6-9]采用多核耦合進行功率合成的方法實現(xiàn)了較高的輸出功率和較優(yōu)的相位噪聲，然而功率合成會不可避免地導致高功耗和高損耗，從而使電路 DC-RF效率較低，并且會增加電路的設計復雜度，占用較大的面積.

直接利用基波實現(xiàn)太赫茲振蕩器可以避免諧波提取導致的基波能量浪費，并且設計相對簡單. 文獻[10-12]對采用基波實現(xiàn)太赫茲振蕩器進行了研究，并驗證了采用基波實現(xiàn)太赫茲振蕩器的可行性. 但是由于基波振蕩頻率接近工藝fmax以及受限于低供電電壓，上述工作的輸出功率十分有限，并且相噪性能與目前采用高次諧波進行功率合成實現(xiàn)的太赫茲振蕩器相比仍有一定差距.

針對上述問題，本文提出了一種基于兩級晶體管堆疊的基波壓控振蕩器. 堆疊結(jié)構(gòu)的使用可以提高供電電壓從而提高輸出電壓擺幅進而有效提高輸出功率. 此外電路還采用了單邊化技術(shù)來緩解太赫茲頻率下晶體管性能迅速下降的問題. 版圖電路后仿真表明設計實現(xiàn)了較高的輸出功率和效率，并具有低相位噪聲和緊湊的面積，驗證了提出架構(gòu)的可行性.

1? ?電路分析與技術(shù)

1.1? ?單邊化技術(shù)

為了實現(xiàn)具有較高輸出功率的基波振蕩器需要晶體管在太赫茲頻率下仍具有較高的可用增益.但是隨著工作頻率進入毫米波/太赫茲頻段，晶體管的寄生效應也越來越顯著，柵極寄生網(wǎng)絡和柵漏寄生電容會引入額外的相移以及負反饋路徑，使得晶體管增益降低，輸入輸出隔離度變差，從而使得晶體管在傳統(tǒng)結(jié)構(gòu)下難以發(fā)揮最大輸出潛力. 因此提高輸出功率可以通過抵消柵漏寄生電容和柵極寄生網(wǎng)絡對晶體管造成的影響，使晶體管網(wǎng)絡變得單向化來實現(xiàn).

早在 1954 年，Mason就提出了晶體管單邊化以獲得最大化輸出潛力的思想[13]，他在文章中提出了晶體管單邊功率增益（Unilateral Power Gain）U 的概念，并認為如果將晶體管視作一個線性二端口網(wǎng)絡，那么該線性二端口網(wǎng)絡嵌入到如圖 1 所示的線性無損互易網(wǎng)絡后，新構(gòu)建的二端口網(wǎng)絡的單邊功率增益仍為 U，即 U 是晶體管的固有特性，而與嵌入的元件無關(guān). 此外當新構(gòu)建的等效二端口網(wǎng)絡反向傳輸為零時即電路單邊化時，U 即為晶體管所能達到的最大功率增益.文獻[14]對文獻[13]所做的工作進行了擴展，同樣以圖 1 為例推導得出在單向化的情況下產(chǎn)生最大基波輸出功率晶體管需要滿足以下最優(yōu)增益和最優(yōu)相位條件

因此為了使基波輸出最大化，需要選擇合理的拓撲結(jié)構(gòu)或者嵌入無源網(wǎng)絡來接近晶體管的最優(yōu)相位和增益條件. 此次設計通過在核心晶體管柵漏極引入一段傳輸線形成反饋來調(diào)節(jié)柵漏之間的相移和增益從而提高基波輸出功率. 為了驗證理論的正確性與可行性，選取了相同尺寸的晶體管在相同偏置下，仿真了柵漏之間有無傳輸線進行自饋的兩種共源極結(jié)構(gòu)在設計頻率 200 GHz 處的最大可用增益，仿真結(jié)果如圖 2 所示. 可以看到，在期望的 200 GHz 振蕩頻率范圍內(nèi)，引入自饋線后的共源極結(jié)構(gòu)的最大可用增益相比于傳統(tǒng)的共源極結(jié)構(gòu)有了顯著的提高，這意味著在相同頻率處，采用自饋線結(jié)構(gòu)的晶體管能產(chǎn)生更高的基波能量. 不過需要注意的是采用自饋線結(jié)構(gòu)的晶體管可用增益隨著頻率變化波動很大，這會導致輸出功率隨頻率變化波動較大，后續(xù)的電路仿真結(jié)果也證明了這一點，這也表明該結(jié)構(gòu)是一種窄帶應用，而不適合寬帶設計.

1.2? ?提出的基于單邊化技術(shù)的堆疊VCO

雖然單邊化技術(shù)可以有效提高晶體管的基波輸出潛力，但在接近晶體管fmax的工作頻率下僅依靠單邊化技術(shù)實現(xiàn)較高的輸出功率還不夠. 太赫茲振蕩器輸出功率有限的另一個主要原因是薄柵工藝使得晶體管的擊穿電壓降低，從而限制了供電電壓進而限制了可達到的電壓擺幅. 因此如果在避免晶體管擊穿和縮短使用壽命的情況下增大供電電壓進而提高輸出擺幅對于提高輸出功率是一個行之有效的辦法. 在堆疊結(jié)構(gòu)中，流過各層晶體管的電流相同，但是電壓卻隨著層數(shù)疊加，N 層管子堆疊的輸出擺幅理論上是單個管子的 N 倍，這樣輸出功率會得到大幅提升[15]. 因此可以將堆疊結(jié)構(gòu)應用到振蕩器設計中，來擺脫低壓供電的限制，從而獲得高輸出功率. 基于上述理論和分析基礎，本文提出了一種基于單邊化技術(shù)和堆疊結(jié)構(gòu)相結(jié)合的太赫茲基波 VCO. 通過采用單邊化技術(shù)最大化核心晶體管的基波輸出潛力并利用堆疊結(jié)構(gòu)來提高輸出電壓擺幅，從而獲得基頻下的高功率輸出. 本文提出的 VCO 原理圖如圖 3 所示.

電路采用差分結(jié)構(gòu)來增強電路的抗干擾能力，傳輸線TL1作為自饋線用于調(diào)整核心晶體管M1、M2柵漏之間的增益和相移以最大化晶體管在 200 GHz 的基波輸出功率. 傳輸線TL1的尺寸依據(jù)晶體管的最優(yōu)增益和相位條件來確定，并經(jīng)過仿真進行優(yōu)化. 自饋線TL1的使用使得柵極無須額外的偏置，這樣避免了因使用大電感或者大電阻偏置導致芯片面積增大.

晶體管M3和M4堆疊在核心管M1和M2上，一方面可以抬升漏極供電電壓，最終提高漏極輸出擺幅;另一方面實現(xiàn)了核心振蕩部分和輸出負載部分的緩沖隔離，降低了外部電路元件以及寄生效應對核心振蕩部分的影響. 由于差分電路的對稱性，可以只對一半電路進行分析，為了簡化分析，忽略傳輸線和電感的寄生效應，則半電路等效直流通路如圖 4（a） 所示，由于核心管M1的柵漏連接在一起，其可以看作二極管連接的器件，其等效電阻為1/gm1，其中g(shù)m1為M1的跨導，則兩層堆疊的電路可以視為帶有源極負載的共源極電路，為了簡化分析忽略了各端口寄生電感和柵漏寄生電容的影響.其小信號等效電路如圖 4（b） 所示

可以看到兩層晶體管堆疊將二極管連接狀態(tài)下的M1的輸出阻抗提高了（gm1 + gm3 + gmb3）r03倍，高輸出阻抗可以提高核心晶體管的屏蔽能力，減小外部輸出網(wǎng)絡對核心部分的影響，并且高輸出阻抗也使得電路增益有了大幅提高，從而能夠獲得更大的電壓擺幅提高輸出功率.

為了確保電路的差分性，晶體管M3和M4的柵極偏置電感L1采用差分結(jié)構(gòu). 差分電感L1可以在虛地點P引入共模損耗來抑制共模振蕩.此外傳輸線TL3、TL4以及差分電容C3構(gòu)成了選頻網(wǎng)絡來加強對共模振蕩的抑制，進一步增強差分穩(wěn)定性. 傳輸線? ?TL3實現(xiàn)為相對于基頻f0的四分之一波長傳輸線用以提供直流通路，并減小基波信號泄漏. 電容對C3用于與核心晶體管的寄生電容進行串聯(lián)來減小諧振腔的等效容值來提高振蕩頻率. 傳輸線TL4實現(xiàn)為相對于基波f0的八分之一波長傳輸線，這樣對二次諧波2f0呈現(xiàn)高阻特性，有助于降低相位噪聲.

為了解決堆疊以后由于寄生導致的各層晶體管輸出電壓相位不一致從而導致輸出功率下降的問題，級間采用電容C1和傳輸線TL2以及TL5來進行上下兩級晶體管的相移和阻抗調(diào)整以改善兩層之間的匹配，從而實現(xiàn)電壓擺幅最大化疊加.大容值電容? ?C2和C4在基波f0下可視作短路來為傳輸線TL2和TL4定義交流地. 輸出采用電感L3以及L4構(gòu)成平衡-非平衡轉(zhuǎn)換器（Balance-Unbalance，Balun）進行差分信號到單端信號的轉(zhuǎn)換，并輸出到射頻焊盤進而驅(qū)動下一級電路的負載RL，采用 Balun 的好處一方面在于可以將兩路信號合成轉(zhuǎn)化為單路輸出，有助于提高輸出功率（理論上提升 3 dB）;另一方面實現(xiàn)了交流信號和直流信號的分離而不需要額外設計隔直電容.

相位噪聲是振蕩器設計的一個核心指標，李森（Lesson）相位噪聲模型[16]指出提高基波功率和提升諧振腔的Q值都可以降低相位噪聲. 堆疊結(jié)構(gòu)以及單邊化技術(shù)的使用提高了基波輸出擺幅，從而使相噪性能有了較好的改善. 此外可以通過提高無源器件的 Q 值來進一步降低相噪.

工藝厚層金屬具有高電導率，歐姆損耗較低，因此Q采用最厚層金屬實現(xiàn)提升Q值.? ?在高頻電磁仿真軟件中的建模如圖 5（a） 所示，采用差分結(jié)構(gòu)相比于單端結(jié)構(gòu)能夠?qū)崿F(xiàn)更高的 Q 值，在滿足工廠加工規(guī)則的前提下，L1設計為接近圓形的八邊形結(jié)構(gòu)來進一步提高 Q值，通過調(diào)整電感的半徑、線寬以及金屬地的開口大小在滿足感值需求的情況下可以實現(xiàn)對Q值的優(yōu)化. 最終L1的仿真結(jié)果如圖 5（b） 所示，L1在設計頻率200 GHz處的感值選取為 29 pH，優(yōu)化后的 Q值為 27.6.

除電源線外，設計所需的傳輸線以及信號連接線均采用工藝的最厚層金屬設計來降低損耗提高Q值. 為了方便版圖布局并以較小的尺寸實現(xiàn)較高的耦合系數(shù)，Balun采用垂直結(jié)構(gòu)來實現(xiàn)，并使用最厚的兩層金屬來提高Q值. 設計所用到的電容采用金屬-氧化物-金屬（Metal-Oxide-Metal，MOM）電容結(jié)構(gòu)，并利用工藝的多層薄金屬層堆疊來提高電容密度從而節(jié)約面積. 所有無源器件以及信號線連接線均采用高頻電磁仿真軟件進行建模分析以及優(yōu)化，并將除電容和晶體管有源區(qū)以外的所有無源部分利用電磁仿真軟件進行如圖6所示的聯(lián)合仿真來提高設計的可靠性和仿真準確性，并將整體仿真得到的數(shù)據(jù)導入到仿真軟件與提取寄生后的晶體管進行聯(lián)合仿真與優(yōu)化.

2? ?結(jié)果與分析

本次設計采用55 nm CMOS工藝進行仿真設計，結(jié)合高頻電磁仿真優(yōu)化后，最終設計版圖如圖 7 所示，其面積僅為 0.18 mm². 提取版圖寄生參數(shù)后進行電路仿真，頻率調(diào)諧通過改變柵極偏置電壓來實現(xiàn)，在 2.4 V 的供電電壓下，當柵極偏置從 1.2 V變化到 2.0 V時，VCO的振蕩頻率近似線性單調(diào)變化，VCO的振蕩頻率范圍為 200.5～204.4 GHz，調(diào)諧帶寬為 3.9 GHz （1.9% 的調(diào)諧比）.

3? ?結(jié)? ?論

本文提出了一款基于堆疊結(jié)構(gòu)的高輸出功率、高效率太赫茲基波VCO. 設計采用兩層管子堆疊來提高輸出擺幅，并利用單邊化技術(shù)來最大化管子的基波輸出能力，從而使電路無需采用多核功率合成也能實現(xiàn)較高的功率輸出. 后仿真結(jié)果表明電路具有3.25 dBm 的高輸出功率，并具有高達8.1% 的效率，此次設計達到了目前工作頻率在200 GHz 左右的CMOS基波振蕩器的最好性能，并且與采用高次諧波進行多核功率合成的設計相比仍具有很強的競爭性，驗證了所提出的結(jié)構(gòu)的可行性.

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