基于0.18 μm CMOS加固工藝的抗輻射單元庫(kù)開(kāi)發(fā)

姚 進(jìn)，左玲玲，周曉彬，劉 諄，周昕杰

（中科芯集成電路有限公司，江蘇無(wú)錫214072）

1 引言

空間科技在增強(qiáng)國(guó)家實(shí)力和維護(hù)國(guó)家安全方面發(fā)揮著巨大的作用，目前國(guó)內(nèi)對(duì)各種軌道衛(wèi)星的需求十分迫切，因此對(duì)衛(wèi)星控制系統(tǒng)的性能、可靠性、成本和研發(fā)進(jìn)度等方面提出更高的要求?？焖僦圃斐鰸M足各類衛(wèi)星需要，在電性能、可靠性及抗輻射性能三方面均符合要求的國(guó)產(chǎn)抗輻射加固元器件成為關(guān)鍵，而基于抗輻射標(biāo)準(zhǔn)單元庫(kù)的半定制設(shè)計(jì)方法能夠大大簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，提高工作效率，因此設(shè)計(jì)一套能夠得到廣泛應(yīng)用的抗輻射單元庫(kù)是非常必要的。目前基于商用0.18 μm CMOS工藝，國(guó)內(nèi)已有多個(gè)抗輻射單元庫(kù)的設(shè)計(jì)[1-2]，但在抗輻射性能及單元基本性能間未取得良好平衡，且未對(duì)單元庫(kù)設(shè)計(jì)的全流程進(jìn)行描述，本文基于0.18 μm加固工藝，采用工藝加固與設(shè)計(jì)加固結(jié)合的方式，完成了抗輻射單元庫(kù)的全流程設(shè)計(jì)，成功開(kāi)發(fā)了一套能廣泛應(yīng)用于工程的抗輻射單元庫(kù)。

2 輻射加固方案

2.1 總劑量加固方案

總劑量加固方法包括設(shè)計(jì)加固和工藝加固，設(shè)計(jì)加固優(yōu)勢(shì)會(huì)降低對(duì)工藝的依賴性，缺點(diǎn)是面積大，設(shè)計(jì)和版圖的靈活性不夠，有些電路甚至無(wú)法設(shè)計(jì)，如環(huán)柵結(jié)構(gòu)無(wú)法設(shè)計(jì)小尺寸MOS器件，造成電路設(shè)計(jì)困難。工藝加固則是基于常規(guī)的條柵MOS器件結(jié)構(gòu)，采用工藝開(kāi)發(fā)方式提升NMOS器件抗總劑量輻射能力，可明顯減小版圖面積及降低設(shè)計(jì)難度，本文采用的是工藝加固方式。

深亞微米工藝中，隔離區(qū)寄生晶體管的漏電已經(jīng)成為CMOS器件中總劑量效應(yīng)的主要問(wèn)題[3-4]。0.18 μm加固工藝主要對(duì)淺槽隔離（Shallow Trench Isolation,STI）場(chǎng)區(qū)進(jìn)行總劑量加固，通過(guò)離子注入的方式將STI/襯底界面處的P型硅反型閾值提高，從而抑制隔離區(qū)寄生晶體管的漏電通道開(kāi)啟。采用工藝加固后，1.8 V NMOS、3.3 V NMOS抗總劑量輻射能力分別從加固前的100 krad(Si)、50 krad(Si)達(dá)到了加固后的500 krad(Si)水平。STI場(chǎng)區(qū)注入的加固工藝會(huì)對(duì)器件的有效溝道長(zhǎng)度產(chǎn)生影響，經(jīng)實(shí)測(cè)NMOS管寬度W>0.5 μm后閾值電壓及飽和電流變化幅度均在10%以內(nèi)[5]，滿足電路實(shí)際設(shè)計(jì)需求，針對(duì)加固后NMOS管電參數(shù)的變化，重新抽取了器件Spice模型，以保證仿真精度。

2.2 單粒子效應(yīng)加固方案

單粒子效應(yīng)是指單個(gè)高能粒子穿過(guò)半導(dǎo)體器件的敏感區(qū)，在軌跡上沉積電荷，這些沉積電荷被器件所收集而引起的器件狀態(tài)改變。單粒子效應(yīng)主要包括單粒子閂鎖效應(yīng)（Single Event Latch-up,SEL）、單粒子翻轉(zhuǎn)效應(yīng)（Single Event Upset,SEU）、單粒子瞬態(tài)效應(yīng)（Single Event Transition,SET）等。SEL是指CMOS工藝中固有的寄生可控硅（Silicon Controlled Rectifier，SCR）結(jié)構(gòu)受高能粒子轟擊而導(dǎo)通，導(dǎo)致電流不斷增大而使器件失效甚至燒壞；SEU是指存儲(chǔ)單元受高能粒子轟擊而導(dǎo)致器件邏輯狀態(tài)改變；SET是指組合邏輯受高能粒子轟擊而產(chǎn)生的毛刺信號(hào)，如被存儲(chǔ)單元采集，同樣會(huì)產(chǎn)生單粒子翻轉(zhuǎn)[6]。

SEL加固通常采用薄外延圓片材料或保護(hù)環(huán)版圖結(jié)構(gòu)的加固方式，機(jī)理均是抑制可控硅效應(yīng)，但保護(hù)環(huán)加固方法明顯增加版圖面積，而薄外延在抑制可控硅效應(yīng)時(shí)同樣抑制了GGMOS寄生三極管的Snapback特性，對(duì)靜電放電（Electro Static Discharge，ESD）設(shè)計(jì)提出了更高的要求，本文通過(guò)TCAD仿真確認(rèn)N管有源區(qū)與P管有源區(qū)的間距、P管和N管源端到各自體接觸的間距[7]，保證400 K溫度下寄生可控硅結(jié)構(gòu)無(wú)法導(dǎo)通，以較小的面積損耗實(shí)現(xiàn)了SEL加固；SEU加固采用經(jīng)典的雙互鎖存儲(chǔ)單元（Double Interlocked Storage Cell，DICE）結(jié)構(gòu)[8]；針對(duì)SET加固，雖有各類延遲、C單元等濾除毛刺的加固方式[9]，但對(duì)時(shí)序單元性能有明顯影響，且加固后仍很難保證電路滿足37 MeV·cm2/mg翻轉(zhuǎn)指標(biāo)，為實(shí)現(xiàn)關(guān)鍵控制邏輯的37 MeV·cm2/mg翻轉(zhuǎn)指標(biāo)，同時(shí)考慮到高可靠性電路設(shè)計(jì)需求，直接采用了內(nèi)部自刷新的三模單元（Triple Module Redundant,TMR）進(jìn)行全局三模冗余設(shè)計(jì)。

3 抗輻射單元庫(kù)開(kāi)發(fā)

確認(rèn)抗輻射加固方案后，抗輻射單元庫(kù)的設(shè)計(jì)流程與商用單元庫(kù)基本一致[10]，具體開(kāi)發(fā)流程如圖1所示，主要包括單元規(guī)格制定、單元邏輯及版圖設(shè)計(jì)、單元特征化及布局布線文件抽取、單元庫(kù)設(shè)計(jì)套件質(zhì)量保證(Quality Assurance,QA)、硅驗(yàn)證。

圖1 抗輻射單元庫(kù)開(kāi)發(fā)流程

3.1 單元庫(kù)規(guī)格制定

單元庫(kù)規(guī)格制定主要按照設(shè)計(jì)需求確定標(biāo)準(zhǔn)單元的數(shù)目、單元的高度、P/N管尺寸的比例、驅(qū)動(dòng)能力等。由于SEL加固中增加了N管與P管有源區(qū)的間距，同時(shí)考慮到加固時(shí)序單元的布線空間，單元庫(kù)高度采用了高性能單元庫(kù)常用的12 Track。P/N管尺寸比例，常規(guī)單元庫(kù)以速度為主要考慮因素，時(shí)鐘單元以延遲及轉(zhuǎn)換時(shí)間的平衡為主要考慮因素。單元種類以盡量滿足各類數(shù)字電路設(shè)計(jì)需求為主，內(nèi)核普通單元提供X1/X2/X4 3種驅(qū)動(dòng)能力，反向器及緩沖器類器件提供X1/X2/X4/X8/X12/X16/X24 7種驅(qū)動(dòng)以提升綜合效率；I/O單元包括輸入、輸出、雙向、電源、晶振、模擬等種類，輸出包含2 mA/4 mA/8 mA/12 mA/16 mA/24 mA 6種驅(qū)動(dòng)能力，具體單元種類及數(shù)量如表1所示，針對(duì)單粒子效應(yīng)的加固單元加粗顯示。

表1 抗輻射單元庫(kù)種類及數(shù)量

3.2 單元邏輯及版圖設(shè)計(jì)

抗輻射單元邏輯及版圖的設(shè)計(jì)驗(yàn)證流程與商用單元庫(kù)區(qū)別在于邏輯設(shè)計(jì)上時(shí)序單元為DICE及TMR結(jié)構(gòu)，結(jié)構(gòu)分布如圖2(a)(b)所示，通過(guò)TCAD仿真確認(rèn)在LET閾值為37 MeV·cm2/mg時(shí)的敏感節(jié)點(diǎn)間距，以保證時(shí)序單元的抗輻射性能，加固前后時(shí)序單元（1倍驅(qū)動(dòng)上升沿雙輸出觸發(fā)器，dfnrb1）常規(guī)參數(shù)仿真對(duì)比如表2所示，增加了內(nèi)核及端口的加固時(shí)鐘單元用于全局信號(hào)加固，組合邏輯加固以增加驅(qū)動(dòng)能力、提升翻轉(zhuǎn)臨界電荷為主。

表2 時(shí)序單元加固前后基本參數(shù)仿真對(duì)比（TT/1.8 V/25℃）

圖2 加固時(shí)序單元結(jié)構(gòu)示意圖

版圖設(shè)計(jì)上主要增加了抗單粒子效應(yīng)的規(guī)則檢查，內(nèi)核單元版圖相關(guān)信息如表3所示。

表3 抗輻射內(nèi)核單元版圖基本信息

3.3 單元特征化及布局布線文件抽取

單元特征化是連接工藝與數(shù)字電路設(shè)計(jì)的橋梁，交付文件通過(guò)Synopsys Siliconsmart生成。單元特征化流程如圖3所示，其原理就是以Spice仿真為內(nèi)核，基于后仿網(wǎng)表，選取一定范圍內(nèi)的激勵(lì)和負(fù)載進(jìn)行仿真，提取時(shí)序和功耗信息。時(shí)序信息包括延遲類信息（Rise/Fall Delay,Rise/Fall Transition）和建立保持類時(shí)間（Setup/Hold,Recovery/Removal,Minimum Pulse Width），功耗信息包括靜態(tài)功耗（Leakage Power）和動(dòng)態(tài)功耗信息（Internal Power，Switching Power）。在抽取完相關(guān)信息后將其轉(zhuǎn)換成lib和verilog格式作為單元庫(kù)設(shè)計(jì)套件中的重要組成部分，最后將特征化信息以Datasheet形式供用戶參考。

圖3 單元特征化流程

布局布線文件通過(guò)Cadence Abstract Generator生成，基于單元版圖gds文件及包含布線規(guī)則的tf文件，按照Core、IO、Corner3個(gè)類別進(jìn)行配置，通過(guò)設(shè)置Pins、Extract和Abstract菜單，完成Technology lef及單元lef的生成。

3.4 單元庫(kù)設(shè)計(jì)套件質(zhì)量保證

最終生成的完整單元庫(kù)設(shè)計(jì)套件如表4所示，設(shè)計(jì)套件至少需包含網(wǎng)表文件cdl、版圖文件gds、時(shí)序功耗文件lib、功能仿真文件verilog、布局布線文件lef，這些文件覆蓋了正向設(shè)計(jì)全流程，任何一個(gè)文件問(wèn)題均會(huì)對(duì)設(shè)計(jì)過(guò)程產(chǎn)生不良影響，因此必須對(duì)單元庫(kù)設(shè)計(jì)套件進(jìn)行完整QA驗(yàn)證。

表4 單元庫(kù)設(shè)計(jì)套件列表

完整QA驗(yàn)證至少需包括設(shè)計(jì)數(shù)據(jù)一致性檢查、功能一致性檢查、時(shí)序一致性檢查以及后端設(shè)計(jì)檢查。設(shè)計(jì)數(shù)據(jù)一致性檢查主要確認(rèn)cdl、lib、verilog、lef文件內(nèi)單元數(shù)目、單元名稱、端口名稱是否一致；功能一致性檢查主要確認(rèn)cdl、lib、verilog文件內(nèi)單元功能是否一致；時(shí)序一致性檢查主要確認(rèn)lib文件時(shí)序精度，確認(rèn)lib、verilog時(shí)序條件描述是否一致，避免時(shí)序反標(biāo)問(wèn)題；后端設(shè)計(jì)檢查主要確認(rèn)lef文件是否適配自動(dòng)布局布線工具，確認(rèn)基于所有單元隨機(jī)連接的網(wǎng)表不會(huì)產(chǎn)生錯(cuò)誤，并完成布線后的整體版圖DRC及LVS檢查。

3.5 硅驗(yàn)證

抗輻射單元庫(kù)硅驗(yàn)證主要進(jìn)行功能、性能及抗輻射能力的流片驗(yàn)證。功能模塊應(yīng)包含所有內(nèi)核功能單元，每個(gè)單元輸出通過(guò)選擇器進(jìn)行選擇，并提供功能全覆蓋的測(cè)試向量組合，功能模塊結(jié)構(gòu)如圖4(a)所示；性能模塊通過(guò)鏈路測(cè)量基本單元性能，完成與晶體管級(jí)Spice仿真結(jié)果、門級(jí)靜態(tài)時(shí)序分析結(jié)果的對(duì)比，組合邏輯通過(guò)環(huán)振測(cè)試基本組合邏輯單元在不同負(fù)載下的性能，反向器環(huán)振結(jié)構(gòu)如圖4(b)所示；時(shí)序邏輯通過(guò)鏈路測(cè)試鎖存器時(shí)鐘、數(shù)據(jù)到輸出的延遲，測(cè)試觸發(fā)器時(shí)鐘到輸出的延遲，結(jié)構(gòu)如圖4(c)所示；移位寄存器模塊用于評(píng)價(jià)加固時(shí)序單元的抗輻射能力，單粒子試驗(yàn)時(shí)通過(guò)輸出采樣確認(rèn)翻轉(zhuǎn)次數(shù)，結(jié)構(gòu)如圖4(d)所示；通過(guò)整個(gè)測(cè)試芯片確認(rèn)IO單元輸入電平、輸出驅(qū)動(dòng)、ESD能力等。

圖4 測(cè)試芯片模塊

最終完成硅驗(yàn)證后的抗輻射單元庫(kù)基本信息如表5所示，在實(shí)現(xiàn)抗輻射指標(biāo)的前提下，與同工藝節(jié)點(diǎn)的普通商用單元庫(kù)相比[10]，對(duì)應(yīng)的速度、面積、功耗增加的損耗在30%以內(nèi)。

表5 抗輻射單元庫(kù)基本信息

4 結(jié)論

本文基于0.18 μm CMOS加固工藝的輻射加固方案，提出了完整的0.18 μm抗輻射單元庫(kù)的設(shè)計(jì)流程并完成測(cè)試芯片硅驗(yàn)證，目前抗輻射單元庫(kù)已成功支撐多款抗輻射產(chǎn)品的開(kāi)發(fā)，為后續(xù)大規(guī)模抗輻射數(shù)字電路設(shè)計(jì)奠定了基礎(chǔ)。