量子密鑰分發(fā)產(chǎn)品隨機(jī)數(shù)芯片陣列方案研究

唐世彪,程節(jié),栗帥

(科大國(guó)盾量子技術(shù)股份有限公司,安徽 合肥 230088)

0 引言

近幾年量子信息技術(shù)發(fā)展迅猛,Google 2019年推出53比特量子計(jì)算原型機(jī)Sycamore系統(tǒng),中國(guó)科學(xué)技術(shù)大學(xué)與中科院上海微系統(tǒng)所、國(guó)家并行計(jì)算機(jī)工程技術(shù)研究中心合作,于2020年成功構(gòu)建了76個(gè)光子、100個(gè)模式的高斯玻色取樣量子計(jì)算原型機(jī)“九章”,均宣稱實(shí)現(xiàn)“量子霸權(quán)”[1]。這表明量子計(jì)算對(duì)當(dāng)前普遍使用的RSA等經(jīng)典非對(duì)稱密碼算法的潛在威脅逐漸趨于現(xiàn)實(shí)。量子信息科技是事關(guān)國(guó)家信息安全和國(guó)防安全的戰(zhàn)略性領(lǐng)域,世界各國(guó)均對(duì)其給予了極大關(guān)注[2],我國(guó)于“十四五”規(guī)劃、國(guó)家中長(zhǎng)期科技發(fā)展規(guī)劃中均提出要加強(qiáng)量子信息技術(shù)的研究投入[3]。

基于量子密鑰分發(fā)(QKD)技術(shù)的量子保密通信在國(guó)防、政務(wù)、金融、能源等領(lǐng)域具有廣泛應(yīng)用前景,也是我國(guó)在量子信息領(lǐng)域發(fā)展較為領(lǐng)先的一項(xiàng)技術(shù)。經(jīng)過(guò)多年的持續(xù)研究探索,目前我國(guó)建成了全球首個(gè)廣域量子保密通信技術(shù)驗(yàn)證及應(yīng)用示范項(xiàng)目“量子京滬干線”[4];“墨子號(hào)”量子科學(xué)實(shí)驗(yàn)實(shí)現(xiàn)了星地之間以及7600 km的洲際量子密鑰分發(fā)[5]。

為服務(wù)于新時(shí)期下國(guó)家信息安全發(fā)展需求,QKD作為一種新興密碼技術(shù)也正在按照國(guó)家相關(guān)標(biāo)準(zhǔn)進(jìn)行快速的科研成果轉(zhuǎn)化。QKD發(fā)送端采用隨機(jī)數(shù)進(jìn)行編碼并制備相應(yīng)的量子態(tài)光脈沖,接收端則完成解碼和量子信號(hào)探測(cè),雙方再經(jīng)過(guò)基矢比對(duì)、糾錯(cuò)、保密增強(qiáng)等數(shù)據(jù)處理過(guò)程,即可得到一組雙方共享的對(duì)稱密鑰。其中,根據(jù)安全性分析,上述隨機(jī)數(shù)要求采用物理隨機(jī)數(shù)源產(chǎn)生[6]。此前QKD研究針對(duì)隨機(jī)數(shù)源多采用理想隨機(jī)數(shù)源模型[7]或者量子隨機(jī)數(shù)發(fā)生器[8]等,不利于產(chǎn)品化和工程集成。此外,根據(jù)《GM/T-0028-2014-密碼模塊安全要求》、《GM/T-0062-2018密碼產(chǎn)品隨機(jī)數(shù)檢測(cè)要求》等標(biāo)準(zhǔn)要求,作為市場(chǎng)化的密碼產(chǎn)品應(yīng)采用核準(zhǔn)的隨機(jī)數(shù)源,并按照產(chǎn)品等級(jí)要求配備對(duì)應(yīng)的隨機(jī)數(shù)自檢算法。為此,本文對(duì)QKD產(chǎn)品的隨機(jī)數(shù)需求進(jìn)行了分析梳理,基于一款核準(zhǔn)的隨機(jī)數(shù)芯片設(shè)計(jì)了一種隨機(jī)數(shù)芯片陣列,并設(shè)計(jì)實(shí)現(xiàn)了高速隨機(jī)數(shù)源實(shí)時(shí)自檢方案,保證了QKD產(chǎn)品隨機(jī)數(shù)的合規(guī)性與可靠性。

1 方案原理描述

1.1 QKD隨機(jī)數(shù)源分析

誘騙態(tài)BB84協(xié)議是最早提出的QKD協(xié)議,同時(shí)也是迄今為止最為成熟和應(yīng)用最廣的QKD協(xié)議,其理論安全性已得到嚴(yán)格證明[9,10]。該協(xié)議通過(guò)隨機(jī)選擇發(fā)射多種光強(qiáng)的脈沖來(lái)監(jiān)測(cè)信道并估計(jì)單光子態(tài)特性,從而解決基于非理想單光子源的安全性問(wèn)題[11]。

在誘騙態(tài)BB84協(xié)議QKD產(chǎn)品中,隨機(jī)數(shù)源提供發(fā)光編碼所需的隨機(jī)數(shù),發(fā)光編碼模塊根據(jù)隨機(jī)序列按照一定規(guī)則編碼,形成誘騙態(tài)BB84協(xié)議所需的多種強(qiáng)度隨機(jī)量子態(tài)數(shù)字編碼序列,再經(jīng)光脈沖調(diào)制模塊產(chǎn)生對(duì)應(yīng)量子態(tài)的光脈沖信號(hào),并發(fā)送給接收端。接收端完成光脈沖探測(cè)和數(shù)據(jù)解碼,雙方再通過(guò)經(jīng)典信道交互,經(jīng)后續(xù)數(shù)據(jù)處理過(guò)程形成共享的量子密鑰。

以一款工作頻率為80 MHz的偏振編碼QKD產(chǎn)品為例,發(fā)送端可以使用5 bits的隨機(jī)數(shù)編碼一個(gè)強(qiáng)度隨機(jī)的量子態(tài)光脈沖信號(hào)。其中2 bits用于隨機(jī)選擇0°、90°、45°、-45°四種偏振態(tài)光信號(hào)的任意一種;3 bits用于隨機(jī)選擇信號(hào)態(tài)、誘騙態(tài)、真空態(tài)三種強(qiáng)度中的任意一種,通過(guò)將3 bits表示的8個(gè)編碼狀態(tài)中的6個(gè)定義為信號(hào)態(tài),1個(gè)定義為誘騙態(tài),1個(gè)定義為真空態(tài),就可以使得最終發(fā)射的光脈沖信號(hào)中信號(hào)態(tài):誘騙態(tài):真空態(tài)的比例為6:1:1。在采用該編碼方案的QKD產(chǎn)品中,要求隨機(jī)數(shù)源能提供400 Mbps以上的隨機(jī)數(shù)。

另一方面,根據(jù)《GM/T-0028-2014-密碼模塊安全要求》等標(biāo)準(zhǔn)要求,市場(chǎng)化的密碼產(chǎn)品應(yīng)采用核準(zhǔn)的隨機(jī)數(shù)源。由于傳統(tǒng)商用隨機(jī)數(shù)源多用于經(jīng)典密碼產(chǎn)品中的會(huì)話密鑰、裝置密鑰等生成,以及安全協(xié)議中的隨機(jī)數(shù)、各種初始向量產(chǎn)生等場(chǎng)合,隨機(jī)數(shù)速率要求都較低,因此,目前國(guó)內(nèi)商用密碼領(lǐng)域核準(zhǔn)的隨機(jī)數(shù)芯片速率都不高。根據(jù)調(diào)研,速率最高的隨機(jī)數(shù)芯片為宏思電子WNG-8隨機(jī)數(shù)芯片,單片速率為20 Mbps。該芯片也應(yīng)用于2014年覆蓋巢湖、蕪湖和合肥三個(gè)城市的量子通信試驗(yàn)網(wǎng)QKD設(shè)備中,4片用于編碼誘騙態(tài),2片用于相位調(diào)制[12]。為此,基于該芯片及FPGA并行數(shù)據(jù)處理技術(shù),設(shè)計(jì)了一種隨機(jī)數(shù)芯片陣列集成方案,以滿足百兆頻率量級(jí)QKD系統(tǒng)的隨機(jī)數(shù)需求。

1.2 隨機(jī)數(shù)陣列集成方案

WNG-8芯片是一款數(shù)字物理噪聲源,其采用DIP8和SOP8兩種封裝形式,隨機(jī)數(shù)以20 Mbps單路串行輸出,其管腳排列及定義如圖1所示。

圖1 WNG-8芯片管腳排列定義圖Fig.1 Pin definition diagran of WNG-8 chip

根據(jù)圖1管腳定義,為方便FPGA對(duì)WNG-8隨機(jī)數(shù)進(jìn)行匯聚,在WNG-8外圍硬件電路設(shè)計(jì)中,直接將INH休眠控制管腳懸空、OE輸出使能管腳接地置于低電平,每片WNG-8只留CLK和DATA管腳與FPGA連接,FPGA通過(guò)CLK管腳輸入20 MHz時(shí)鐘信號(hào)至WNG-8芯片,再?gòu)腄ATA管腳按照20 MHz頻率進(jìn)行數(shù)據(jù)采樣,即可獲得20 Mbps的隨機(jī)數(shù)。為滿足80 MHz工作頻率QKD產(chǎn)品對(duì)隨機(jī)數(shù)的需求,按照上述編碼,需設(shè)計(jì)采用22片WNG-8芯片組成隨機(jī)數(shù)陣列,FPGA與22片WNG-8隨機(jī)數(shù)芯片的連接關(guān)系如圖2。

由圖2可見(jiàn),22片WNG-8芯片分成2組,每組11片WNG-8芯片,在FPGA內(nèi)部將相鄰兩片隨機(jī)數(shù)芯片輸出的20 Mbps數(shù)據(jù)進(jìn)行實(shí)時(shí)異或處理,即WNG8-1與WNG8-2異或合并為1路20 Mbps隨機(jī)數(shù),WNG8-2與WNG8-3異或合并為1路20 Mbps隨機(jī)數(shù),···,WNG8-10與WNG8-11異或合并為1路20 Mbps隨機(jī)數(shù),異或后的隨機(jī)數(shù)由原始輸出11路20 Mbps,轉(zhuǎn)換為相鄰異或后的10路20 Mbps隨機(jī)數(shù)。

圖2 FPGA與WNG-8芯片陣列連接關(guān)系Fig.2 The connection between FPGA and WNG-8 chip array

以上相鄰異或的好處在于,當(dāng)11片WNG-8芯片中的任意1片(例如WNG8-3)失效,無(wú)法輸出隨機(jī)數(shù)或輸出的數(shù)據(jù)質(zhì)量不合格時(shí),WNG8-2與WNG8-3異或輸出的隨機(jī)數(shù)質(zhì)量仍然合格,WNG8-3與WNG8-4異或輸出的隨機(jī)數(shù)質(zhì)量同樣也合格。這樣就能保證11片WNG-8芯片異或后的10路20 Mbps隨機(jī)數(shù)質(zhì)量合格,即使芯片陣列中單片WNG8失效也無(wú)影響,提升了系統(tǒng)的可靠性。

經(jīng)過(guò)以上處理后,2組WNG8芯片共計(jì)輸出2×10路20 Mbps隨機(jī)數(shù)。為方便后續(xù)隨機(jī)數(shù)檢測(cè)模塊并行處理以及并行發(fā)光編碼,在FPGA內(nèi)將這20路20 Mbps串行隨機(jī)數(shù)進(jìn)行串并轉(zhuǎn)換后,合成一路位寬為40 bits、總速率為400 Mbps的隨機(jī)數(shù)數(shù)據(jù)流。

1.3 自檢模塊設(shè)計(jì)實(shí)現(xiàn)

在使用隨機(jī)數(shù)發(fā)生器時(shí),隨機(jī)數(shù)的好壞對(duì)于保障整個(gè)QKD產(chǎn)品的安全性舉足輕重。QKD產(chǎn)品采用隨機(jī)數(shù)編碼制備隨機(jī)量子態(tài),隨機(jī)數(shù)源一旦故障或失效,將導(dǎo)致編碼的量子態(tài)質(zhì)量劣化,對(duì)量子密鑰分發(fā)的安全性帶來(lái)直接影響[13]。根據(jù)《GM/T-0062-2018密碼產(chǎn)品隨機(jī)數(shù)檢測(cè)要求》標(biāo)準(zhǔn),需對(duì)QKD產(chǎn)品的隨機(jī)數(shù)發(fā)生器按照D類產(chǎn)品要求進(jìn)行送樣檢測(cè)、出廠檢測(cè)、上電檢測(cè)、使用檢測(cè),檢測(cè)項(xiàng)目為《GMT-0005-2012隨機(jī)性檢測(cè)規(guī)范》中規(guī)定的撲克檢測(cè)(檢測(cè)參數(shù)m=2)。

圖3 撲克檢測(cè)上限值S計(jì)算流程圖Fig.3 The calculation flow chat of upper bound value S

QKD設(shè)備中實(shí)時(shí)獲取隨機(jī)數(shù)用于發(fā)光編碼,為最大程度保障隨機(jī)數(shù)的可靠性,對(duì)使用的隨機(jī)數(shù)都按照10000 bits進(jìn)行分組并進(jìn)行撲克檢測(cè)。對(duì)于80 MHz系統(tǒng)頻率的QKD設(shè)備,其撲克檢測(cè)模塊的處理帶寬要求在400 Mbps以上,若頻率更高,則相應(yīng)檢測(cè)帶寬需求也會(huì)線性增加。為此,基于FPGA設(shè)計(jì)了撲克檢測(cè)模塊,內(nèi)含2個(gè)10000 bits隨機(jī)數(shù)撲克檢測(cè)單元,通過(guò)乒乓切換的方式提高處理效率。與傳統(tǒng)的通用CPU數(shù)字處理技術(shù)相比,FPGA底層采用硬件直接實(shí)現(xiàn)數(shù)據(jù)處理邏輯,無(wú)需進(jìn)行CPU指令集翻譯再操作,大大提升了計(jì)算效率;并且FPGA設(shè)計(jì)靈活,接口豐富,集成度高,并行處理能力很強(qiáng),數(shù)據(jù)吞吐量很高,非常適合以上無(wú)需復(fù)雜浮點(diǎn)運(yùn)算的數(shù)字信號(hào)處理需求[14]。基于FPGA的撲克檢測(cè)模塊結(jié)構(gòu)如圖4,整體采用硬件描述語(yǔ)言Verilog實(shí)現(xiàn)。

在圖4結(jié)構(gòu)中,乒乓切換控制模塊負(fù)責(zé)將異或后的隨機(jī)數(shù),按照10000 bits分段輪詢送入后級(jí)兩個(gè)撲克檢測(cè)單元中;每個(gè)檢測(cè)單元內(nèi),并行實(shí)現(xiàn)20路00 01 10 11四種比特序列模式的頻數(shù)統(tǒng)計(jì)計(jì)數(shù)器,并在統(tǒng)計(jì)完畢后,將20路計(jì)數(shù)器結(jié)果分類累加得到四種比特序列模式的出現(xiàn)頻數(shù),再計(jì)算四種頻數(shù)的平方和并與判斷門限S對(duì)比,得到該組10000 bits隨機(jī)數(shù)的檢測(cè)結(jié)果;數(shù)據(jù)判斷匯總模塊,將兩個(gè)檢測(cè)單元備份的檢測(cè)數(shù)據(jù)根據(jù)檢測(cè)結(jié)果進(jìn)行整合,檢測(cè)通過(guò)的數(shù)據(jù)拼接輸出,如果連續(xù)兩組10000 bits隨機(jī)數(shù)檢測(cè)失敗,按照《GM/T-0062-2018密碼產(chǎn)品隨機(jī)數(shù)檢測(cè)要求》中D類產(chǎn)品要求判定隨機(jī)數(shù)源已經(jīng)失效,并觸發(fā)隨機(jī)數(shù)源失效告警。

圖4 撲克檢測(cè)模塊結(jié)構(gòu)Fig.4 Basic structure of Poker check module

以上結(jié)構(gòu)中,單個(gè)撲克檢測(cè)單元每個(gè)時(shí)鐘周期可以統(tǒng)計(jì)40 bits隨機(jī)數(shù)的序列模式,10000 bits隨機(jī)數(shù)需要250個(gè)時(shí)鐘周期進(jìn)行統(tǒng)計(jì),再花費(fèi)20個(gè)時(shí)鐘周期進(jìn)行累加和門限判斷,后級(jí)匯總模塊再根據(jù)檢測(cè)結(jié)果,花費(fèi)250個(gè)時(shí)鐘周期將檢測(cè)通過(guò)的備份數(shù)據(jù)從緩存中取走,并刪除未通過(guò)檢測(cè)的備份數(shù)據(jù),因此,平均處理一個(gè)10000 bits隨機(jī)數(shù)塊需要約520個(gè)時(shí)鐘周期,當(dāng)FPGA運(yùn)行頻率設(shè)計(jì)為100 MHz時(shí),單個(gè)檢測(cè)單元處理帶寬約為1923 Mbps。通過(guò)乒乓切換控制的設(shè)計(jì)方式,兩個(gè)檢測(cè)單元交替進(jìn)行統(tǒng)計(jì)和備份數(shù)據(jù)搬移,可使得總處理帶寬達(dá)到3.8 Gbps左右,可滿足當(dāng)前80 MHz頻率QKD產(chǎn)品及后續(xù)更高頻率QKD產(chǎn)品的噪聲源檢測(cè)需求。

2 方案驗(yàn)證與討論

2.1 硬件電路設(shè)計(jì)

依據(jù)以上WNG-8隨機(jī)數(shù)芯片陣列設(shè)計(jì)方案,硬件設(shè)計(jì)時(shí)將22片WNG-8芯片排布在一塊7 cm×10 cm左右的噪聲源子卡上,該子卡PCB布局圖如圖5。

圖5 WNG-8噪聲源子卡PCB布局圖Fig.5 PCB layout of WNG-8 noise sorce sub-card

圖5中接插件J1、J2負(fù)責(zé)與主板連接,U1-U22為22片WNG-8芯片,每片WNG-8芯片VDD與GND管腳間串接一片去耦電容。主板上FPGA經(jīng)接插件向各片WNG-8芯片提供20 MHz時(shí)鐘信號(hào),并將各芯片輸出的隨機(jī)數(shù)匯總進(jìn)行位寬轉(zhuǎn)換。通過(guò)主板導(dǎo)出多組匯總后的隨機(jī)數(shù)數(shù)據(jù),并按照《GM/T-0005-2012隨機(jī)性檢測(cè)規(guī)范》要求進(jìn)行隨機(jī)性檢測(cè),均能夠通過(guò)該標(biāo)準(zhǔn)要求的15項(xiàng)測(cè)試,表明該隨機(jī)數(shù)芯片陣列方案所生成的隨機(jī)數(shù)質(zhì)量合格。

2.2 撲克檢測(cè)模塊測(cè)試

對(duì)上述FPGA中設(shè)計(jì)實(shí)現(xiàn)的高速撲克檢測(cè)模塊,使用Modelsim軟件搭建測(cè)試平臺(tái)進(jìn)行仿真分析。撰寫仿真測(cè)試程序,構(gòu)造兩批不同比特序列分布特性的測(cè)試數(shù)據(jù)作為檢測(cè)模塊輸入進(jìn)行對(duì)比測(cè)試:第一批兩塊10000 bits數(shù)據(jù)由十六進(jìn)制字串0xAA5500FF6C重復(fù)輸入,每次重復(fù)輸入前按照4 bits首尾移位循環(huán)(即0xAA5500FF6C-＞0xCAA5500FF6-＞ 0x6CAA5500FF-＞0xF6CAA5500F···),保證該批次測(cè)試數(shù)據(jù)中00 01 10 11比特序列模式出現(xiàn)頻數(shù)相同;第二批數(shù)據(jù)由十六進(jìn)制字串0xDAA5500FF6重復(fù)輸入,同樣輸入前按照4 bits首尾移位循環(huán)(即0xDAA5500FF6-＞0x6DAA5500FF-＞0xF6DAA5500F-＞0xFF6DAA5500···),該批次數(shù)據(jù)中01比特序列出現(xiàn)頻數(shù)高于其余3種比特序列。執(zhí)行該仿真測(cè)試程序,時(shí)序仿真結(jié)果如圖6。

圖6 撲克檢測(cè)模塊仿真結(jié)果Fig.6 Simulation results of Poker check module

圖6仿真測(cè)試結(jié)果中,由上到下展示的是4個(gè)功能模塊運(yùn)行過(guò)程,分別是測(cè)試數(shù)據(jù)輸入的乒乓切換控制、CH0撲克檢測(cè)單元、CH1撲克檢測(cè)單元、數(shù)據(jù)判斷匯總模塊。在FPGA內(nèi)這4個(gè)模塊是4個(gè)獨(dú)立的電路實(shí)體,通過(guò)同一個(gè)時(shí)鐘驅(qū)動(dòng)同步并行運(yùn)行,從左到右為整個(gè)運(yùn)行時(shí)間軸。圖6第一部分為“input data”仿真時(shí)序,表明測(cè)試數(shù)據(jù)按照40 bits位寬經(jīng)rand-fifo-q[39:0]接口交替乒乓切換輸入到CH0和CH1撲克檢測(cè)單元中,在圖中分別用“10000 bits data to ch0”和“10000 bits data to ch1”表示。圖中“duplicate input test data”表示重復(fù)輸入的測(cè)試數(shù)據(jù)內(nèi)容,前兩個(gè)10000 bits數(shù)據(jù)塊是十六進(jìn)制字串0xAA5500FF6C重復(fù)輸入,后續(xù)的10000 bits數(shù)據(jù)塊均為十六進(jìn)制字串0xDAA5500FF6重復(fù)輸入;圖6第二、第三部分為“ch0/1-Poker check unit”仿真時(shí)序,表明兩個(gè)撲克檢測(cè)單元經(jīng)ch0/1-fifo-q[39:0]接口按照40 bits位寬收到數(shù)據(jù)后即開(kāi)始統(tǒng)計(jì)。通過(guò)流水線處理策略,在收到一個(gè)新的40 bits數(shù)據(jù)的同一時(shí)刻,完成上一個(gè)40 bits數(shù)據(jù)的00/01/10/11頻數(shù)的統(tǒng)計(jì),這樣就能在每個(gè)時(shí)鐘周期都完成40 bits數(shù)據(jù)的撲克檢測(cè)統(tǒng)計(jì)。在250個(gè)時(shí)鐘周期后,一個(gè)10000 bits數(shù)據(jù)塊被統(tǒng)計(jì)完成,將統(tǒng)計(jì)結(jié)果匯總更新到cnt-00/01/10/11-num計(jì)數(shù)器中,再計(jì)算出這4個(gè)計(jì)數(shù)器的平方和sum-num,將其與門限閾值S=6264181比較,超過(guò)該門限時(shí)拉高ch0/1-error-flag信號(hào)(在圖6中呈現(xiàn)為脈沖信號(hào))。在圖6中可以看到前兩個(gè)10000 bits測(cè)試數(shù)據(jù)塊由于00/01/10/11比特序列頻數(shù)出現(xiàn)頻次均為1250,因此統(tǒng)計(jì)結(jié)束時(shí)cnt-00/01/10/11-num計(jì)數(shù)器均為1250,平方和sum-num=625000低于門限值S=6264181,撲克檢測(cè)通過(guò),ch0/1-error-flag信號(hào)保持低電平;后續(xù)的10000 bits測(cè)試數(shù)據(jù)塊中00/01/10/11出現(xiàn)頻次分別為1000、1500、1250、1250,平方和sum-num=637500高于門限值S=6264181檢測(cè)失敗,ch0/1-error-flag信號(hào)觸發(fā)一個(gè)高電平脈沖;圖6第四部分為“result judge and data output control”仿真時(shí)序,表明數(shù)據(jù)判斷匯總模塊在交替乒乓切換讀入CH0和CH1的檢測(cè)后數(shù)據(jù),并在該通道ch0/1-error-flag信號(hào)拉高后不在merge-fifo-q[39:0]接口輸出該組數(shù)據(jù),當(dāng)CH0和CH1相鄰兩個(gè)10000 bits數(shù)據(jù)塊的ch0/1-error-flag都拉高時(shí),觸發(fā)噪聲源失效告警信號(hào)Poker-test-error(圖6中呈現(xiàn)為階躍信號(hào)),滿足《GM/T-0062-2018密碼產(chǎn)品隨機(jī)數(shù)檢測(cè)要求》中判定隨機(jī)數(shù)源失效及處理措施的規(guī)定。

依據(jù)圖6仿真波形可以進(jìn)行精確的撲克檢測(cè)模塊處理帶寬計(jì)算,該仿真測(cè)試程序中定義的FPGA芯片運(yùn)行主頻為100 MHz,使用測(cè)量工具測(cè)出連續(xù)檢測(cè)兩個(gè)10000 bits數(shù)據(jù)塊總計(jì)時(shí)長(zhǎng)為5230 ns,因此該模塊處理帶寬為3824 Mbps,與前文估算帶寬基本相符。

將該高速撲克檢測(cè)模塊在Altera公司EP3C120 FPGA上編譯后顯示占用5306個(gè)LE邏輯單元,占芯片總邏輯單元的4.5%,編譯布局布線后的STA靜態(tài)時(shí)序分析結(jié)果顯示最大可運(yùn)行時(shí)鐘頻率 fmax達(dá)到203.05 MHz。將包含該撲克檢測(cè)模塊的可執(zhí)行文件燒寫進(jìn)入FPGA芯片,通過(guò)SignalTap判斷處理帶寬接近3.8 Gbps。以上測(cè)試結(jié)果表明,該自檢模塊資源占用量較低,處理帶寬很高,如果有更高的處理帶寬需求,完全可以將運(yùn)行時(shí)鐘(100 MHz)進(jìn)一步提升,或者將檢測(cè)單元數(shù)量增加以進(jìn)一步發(fā)揮FPGA的并行處理優(yōu)勢(shì),均可以很方便地提升該模塊處理帶寬,預(yù)計(jì)可以支持10 Gbps隨機(jī)數(shù)源的撲克檢測(cè)需求。

3 結(jié)論

依據(jù)密碼產(chǎn)品相關(guān)標(biāo)準(zhǔn),設(shè)計(jì)實(shí)現(xiàn)了一套應(yīng)用于實(shí)際QKD產(chǎn)品的隨機(jī)數(shù)源集成及其自檢方案。傳統(tǒng)的噪聲源實(shí)時(shí)檢測(cè)方案處理帶寬受限,且不易于工程化集成。此處選用一款核準(zhǔn)的隨機(jī)數(shù)芯片,設(shè)計(jì)了隨機(jī)數(shù)芯片陣列集成方案并完成相應(yīng)硬件電路設(shè)計(jì),并在此基礎(chǔ)上設(shè)計(jì)實(shí)現(xiàn)了高速隨機(jī)數(shù)源實(shí)時(shí)自檢方案。該方案工程化實(shí)現(xiàn)簡(jiǎn)單,集成度高,自檢模塊可實(shí)時(shí)處理3.8 Gbps隨機(jī)數(shù),且通過(guò)簡(jiǎn)單升級(jí)預(yù)計(jì)能夠?qū)崿F(xiàn)10 Gbps的處理帶寬,有望支持未來(lái)更高系統(tǒng)頻率的QKD產(chǎn)品研究工作。