模塊化中頻信號源設(shè)計

李映晟，嚴(yán)厚偉，杜 睿

（中國船舶重工集團(tuán)公司第七二三研究所，江蘇 揚州 225001）

0 引言

高速電路調(diào)試時，經(jīng)常需要接入多路時鐘信號和中頻信號。要搭建這樣的調(diào)試工裝，需要多臺信號源或者相關(guān)儀器，同時調(diào)試高速電路往往需要較為高端的大型臺式儀器，導(dǎo)致工裝顯得較為臃腫。如果進(jìn)一步搭建自動測試系統(tǒng)，可能還需要特定型號或者品牌的儀器，多臺貴重儀器的同時使用，給整個單位或?qū)嶒炇覂?nèi)的儀器調(diào)配帶來很大的困難。如果能夠自研一臺小型模塊化儀表，不僅能夠簡化工裝搭建，還能緩解儀表緊缺的情況［1］。

1 設(shè)計要求

本文以集成高速ADC/DAC 的電路為研究對象，研制一臺小型模塊化信號源。根據(jù)當(dāng)前測試需求，自制模塊化信號源需要輸出兩路不高于2.8 GHz的時鐘點頻，雜散優(yōu)于-60 dBc，功率大于-2 dB，單點偏差±5 kHz；以及一路150 MHz～850 MHz 可調(diào)中頻，雜散優(yōu)于-45 dBc，功率-2 dBm～-8 dBm，頻率精度優(yōu)于200 Hz。信號源在滿足指標(biāo)要求的同時，需要盡量縮減體積。

2 方案設(shè)計

2.1 方案選擇

信號源設(shè)計方案一般有3 種實現(xiàn)方式：

第1 種，使用模擬電路搭建信號源，是利用分立器件構(gòu)成振蕩回路，使其產(chǎn)生自激振蕩，輸出信號。但是該方案易受外界因素影響，不夠穩(wěn)定。

第2 種，使用鎖相環(huán)（PLL）產(chǎn)生信號的方案。亦可稱為間接頻率合成。該方案的信號源，可以在很寬的頻譜范圍內(nèi)產(chǎn)生信號，有很好的雜散抑制能力，但是頻率切換速度較慢，并且不能達(dá)到較高的分辨率［2-3］。

第3 種，直接數(shù)字頻率合成（DDFS）方案。當(dāng)前常用的實現(xiàn)方法是使用DDS 和DAC 芯片搭配MCU 或者FPGA。隨著高性能芯片不斷出現(xiàn)，兩種方案已經(jīng)沒有太大的差別，DDS 芯片方案能夠節(jié)約成本和研發(fā)時間；DAC 方案精度更高，能輸出純度更高的譜型［4］。

根據(jù)以上分析，結(jié)合設(shè)計要求，時鐘信號采用基于鎖相環(huán)的方案，以得到頻帶內(nèi)信號保真度更高，相位噪聲更好的時鐘信號。本文設(shè)計的信號源、后續(xù)可能在其他項目使用，所以需要具有通用性，中頻輸出路采用DAC+FPGA 方案更加符合要求［5］。

2.2 整體設(shè)計

該信號源選用4U 小型儀表機(jī)箱，機(jī)箱內(nèi)可裝入9 個寬度為6HP（約3 cm）的模塊，如圖1 所示。機(jī)箱中的每個模塊由標(biāo)準(zhǔn)3U 的信號產(chǎn)生板和6HP 面板組成。信號產(chǎn)生板上集成了DAC、PLL、FPGA、LAN 協(xié)議芯片、RS-232 芯片、總線協(xié)議芯片等。根據(jù)實際使用情況，預(yù)留7 路模塊安裝槽。每個模塊擁有兩路輸出：一路時鐘，一路中頻輸出。使用時，同一個模塊只能輸出時鐘或中頻信號其中一種，可以根據(jù)使用情況進(jìn)行調(diào)節(jié)，選擇需要的輸出。機(jī)箱內(nèi)包含一塊母板和一路220 V 轉(zhuǎn)5 V 和12 V的電源。箱體背部留有LAN 和RS-232 的插座以及220 V 電源輸入口。

圖1 結(jié)構(gòu)設(shè)計

3 信號產(chǎn)生板設(shè)計

3.1 設(shè)計方案

信號產(chǎn)生板上的時鐘信號由PLL 產(chǎn)生，中頻信號由FPGA 控制DAC 產(chǎn)生。根據(jù)小型化設(shè)計的要求，模塊采用內(nèi)置VCO 的小型片上PLL——ADF4355，輸出頻率范圍為3.4 GHz～6.8 GHz，可進(jìn)行最高64 分頻［6］。DAC 采用14 位芯片AD9739，采樣率最高達(dá)2.5GSPS［7］。ADF4355 有兩路輸出，可以通過FPGA 打開和關(guān)閉。為了達(dá)到小型化、獨立模塊化設(shè)計的要求，該DAC 無外部時鐘輸入，采用片上PLL 的其中一路輸出作為時鐘信號。模塊功能設(shè)定為輸出中頻信號時，PLL 產(chǎn)生的一路輸出會直接接入DAC；當(dāng)模塊功能設(shè)定為輸出時鐘信號時，DAC進(jìn)入休眠模式，PLL 的另一路信號直接對外輸出。中頻信號的輸出頻率，可以通過LAN 或者RS-232 由測試軟件界面更改。圖2 為信號產(chǎn)生板布局示意圖。

圖2 信號產(chǎn)生板布局示意圖

3.2 PLL 與DAC 直連的應(yīng)用

信號產(chǎn)生板采用小型3U 標(biāo)準(zhǔn)，根據(jù)設(shè)計要求，需要具有產(chǎn)生高質(zhì)量中頻信號和時鐘信號的能力。由于印制板面積限制，信號產(chǎn)生板上PLL 與DAC間不使用時鐘緩沖芯片。

PLL 和DAC 間采用直連方式提供時鐘，需要考慮PLL 輸出時鐘的擺幅，是否符合DAC 時鐘輸入的要求。

圖3 為ADF4355 在理想狀態(tài)下的輸出功率和頻譜關(guān)系。AD9739 芯片所要求的差分時鐘輸入擺幅Vpp范圍為1.2 V～1.8 V，最低擺幅需求為1.2 V。PLL 和DAC 間的接口為50 Ω。

圖3 AD4355 輸出頻率與最大功率關(guān)系

ADF4355 輸出為正弦波信號，正弦波峰值為有效值的倍。峰峰值為2 倍的峰值。正弦波信號其幅度應(yīng)為Ua

當(dāng)Vpp=1.2 V 時，對應(yīng)的PdBm≈5.563 dBm。

由圖3 可知，ADF4355 的輸出頻率約為2.1 GHz時，器件輸出功率接近5.563 dBm。該功率、頻率關(guān)系圖中的功率值，是取自官方的評估板，考慮到實際設(shè)計時很難達(dá)到這種近乎理想的狀態(tài)，同時為了提高輸出信號質(zhì)量，需要對系統(tǒng)進(jìn)行降頻［8］。根據(jù)奈奎斯特采樣定律，輸出最大頻率fmax與采樣時鐘最大頻率fsmax的關(guān)系：系統(tǒng)中DAC 輸出最大中頻頻率為fmax=850 MHz，要滿足要求，fsmax≥1.7 GHz，本設(shè)計中fsmax取1.7 GHz，此時根據(jù)上式計算Vpp≈1.3 V，符合設(shè)計要求。

3.3 FPGA 選型

AD9739 與FPGA 之間的接口預(yù)計需要使用30對LVDS，其他通信及總線接口預(yù)計使用約100 個管腳。由于FPGA 不允許LVDS 信號定義到不同BANK，所以選取的FPGA 中需要至少有兩個BANK有14 對LVDS。

AD9739 采用雙通道數(shù)據(jù)傳輸，可將傳輸速率降為DACLK 的二分之一。同時數(shù)據(jù)采集采用一個時鐘周期內(nèi)采樣兩次的DDR 模式，傳輸速率還可再降低一半。即AD9739 與FPGA 間實際傳輸速率為四分之一的DACLK，為425 MHz［9］。綜合考慮了器件布局、印制板尺寸及開發(fā)成本等，這里選用Intel 公司的EP3SE110F1152I3。

3.4 阻抗層疊設(shè)計

板上集成多種類型芯片，電源電壓種類也較多，同時多種電壓需要模數(shù)分開，所以印制板布局要求較高?？紤]到成本和制作周期，板材采用性能與FR-4 接近的IT-180A，10 層的層疊設(shè)計，分為2個電源層，4 個地層，2 個信號層。阻抗方面，各層的單端信號采用50 Ω 阻抗、差分信號采用100 Ω 阻抗設(shè)計?？梢愿鶕?jù)下式計算得出各層線寬：

式中，Er為板材介電常數(shù)，H 為參考平面距離，T 為銅皮厚度。表1 為計算得出的各層線寬。

表1 阻抗線寬結(jié)果

使用仿真軟件SI 9000 進(jìn)行仿真后，經(jīng)過調(diào)整，導(dǎo)入相關(guān)阻抗、疊層信息，如圖4 所示。

圖4 阻抗疊層仿真

3.5 電源設(shè)計

信號產(chǎn)生板上共有兩個電源輸入，一路輸入5 V，一路輸入12 V。其中，5 V 輸入電壓隔直后，分別送給兩片雙路8A 的穩(wěn)壓芯片LTM4616。整板電源分布如圖5 所示。

圖5 電源分布圖

兩片LTM4616 通過調(diào)節(jié)反饋電阻，分別產(chǎn)生1.1 V、3.3 V、2.5 V 和4 V，其中，3.3 V 供大部分芯片使用，1.1 V 為FPGA 核電壓；2.5 V 輸出后分為兩路，一路為FPGA 的IO 電壓，一路供給下一級直流穩(wěn)壓器LT1764-ADJ；產(chǎn)生的4 V 供給下一級穩(wěn)壓器LT1764-3.3 進(jìn)行二次降壓穩(wěn)壓。

LT1764 是最大電流3A 的快速瞬態(tài)響應(yīng)低壓差穩(wěn)壓器。由于AD9739 和ADF4355 的供電電壓中，3.3 V 和1.8 V 都需要分為數(shù)字和模擬電壓輸入，所以LT1764-3.3 的輸出通過電感分成數(shù)字和模擬兩路。LT1764-ADJ 的電壓調(diào)節(jié)為1.8 V，也分為模擬和數(shù)字兩路。

ADM7150 適用于為電源敏感的RF 器件提供高質(zhì)量電源，板上輸入的12 V 經(jīng)過隔直濾波后分為兩路，一路經(jīng)ADM7150-5.0 降壓后變?yōu)? V，供給需求5 V 的電路，包括總線協(xié)議芯片、RS-232 協(xié)議芯片和ADF4355 的模擬電壓輸入。一路經(jīng)另一片ADM7150-5.0 降壓后變?yōu)? V，單獨作為ADF4355的數(shù)字5V 電源輸入。

3.6 DAC 設(shè)計

AD9739 與FPGA 接口主要為：數(shù)據(jù)總線DB0和DB1；用于讀寫寄存器狀態(tài)的SPI；數(shù)據(jù)同步時鐘DCI 和DCO。

DB0 和DB1 是高速數(shù)據(jù)位，該處設(shè)計直接影響印制板性能。這里采用帶狀線的設(shè)計。DB0［13..0］通過盲孔扇出到第3 層，DB1［13..0］通過過孔到第7層，兩組數(shù)據(jù)線阻抗路徑一致，仿真結(jié)果如圖6 所示。

圖6 DCI、DCO 的約束仿真

在PCB 設(shè)計約束設(shè)定中，兩組共28 對信號，彼此線對間差值最大20 mil，每對信號內(nèi)兩線等長，差分對之間傳輸延遲誤差保證在400 ps 內(nèi)。同時如圖7 所示，使用蛇形走線，最大程度保證信號完整性。

圖7 AD9739 局部扇出

3.7 PLL 設(shè)計

ADF4355 與EP3SE110 通過SPI 通信，其他接口包括復(fù)位、使能、片選等。ADF4355 有兩路相同的差分輸出RFOUTA和RFOUTB。本文的設(shè)計中，RFOUTA的輸出經(jīng)變壓器轉(zhuǎn)為單端信號后，作為信號產(chǎn)生板的對外時鐘信號輸出。RFOUTB與AD9739 的時鐘輸入端口相連，作為AD9739 的輸入時鐘。圖8 為ADF4355管腳連接示意圖。

圖8 ADF4355 管腳連接示意圖

3.8 接口設(shè)計

信號產(chǎn)生板的對外接口有：網(wǎng)絡(luò)、串口、并口。

網(wǎng)絡(luò)通信通過集成全硬件TCP/IP 協(xié)議的網(wǎng)絡(luò)控制器W5100 實現(xiàn)。W5100 使用SPI 與FPGA 之間進(jìn)行數(shù)據(jù)傳輸，有效簡化網(wǎng)絡(luò)通信部分的設(shè)計［10］。W5100 的內(nèi)外電路結(jié)構(gòu)如圖9 所示。

圖9 W5100 結(jié)構(gòu)圖

RS-232 協(xié)議芯片采用MAX3232，預(yù)留了兩路RS-232。信號產(chǎn)生板的對外總線接口，預(yù)留給測試和以后功能升級使用，共有48 輸入輸出。總線協(xié)議芯片為SN74LVCC245，輸入輸出的方向由FPGA 控制。

4 測試與分析

使用頻譜儀對信號產(chǎn)生板的中頻信號進(jìn)行測量，如圖10 所示。信號輸出功率在150 MHz 時為-2.01dBm，臨界最大值，測試是在相對理想狀態(tài)進(jìn)行，實際使用時會有其他因素影響，所以該指標(biāo)符合設(shè)計要求。諧波雜散在頻率高端較為臨界，經(jīng)多次測量，未出現(xiàn)超過指標(biāo)的情況，也符合要求。

圖10 中頻信號頻譜

在輸出端加入50 MHz 帶寬的帶通濾波器，再對產(chǎn)生的時鐘信號進(jìn)行測量，取200 MHz，2 GHz，

2.8 GHz 3 個典型時鐘頻率，測量結(jié)果如圖11、圖12所示。

圖11 時鐘信號功率

圖12 時鐘信號雜散

從圖中的測試結(jié)果可以看出，時鐘輸出功率在-0.02 dBm～0.59 dBm 時，雜散均優(yōu)于-70 dBc，各項指標(biāo)均符合設(shè)計要求。

目前該信號源產(chǎn)品已經(jīng)成型，通過了驗收，并應(yīng)用到部分項目的調(diào)試中。信號源成品如圖13 所示。

圖13 信號源成品圖

5 結(jié)論

本文設(shè)計的自制信號源，能夠有效緩解高速電路調(diào)試時對臺式源的需求，同時提供多路時鐘和中頻信號。并且該信號源能夠根據(jù)實際需求，對輸出頻率進(jìn)行實時更改，使用起來靈活、方便。