圖像處理算法IP核的異構(gòu)驗(yàn)證框架

趙 陸，文建平*，莫 為，陳仕睿，李項(xiàng)河

(1.西安科技大學(xué)機(jī)械工程學(xué)院，陜西 西安 710054；2.陜西科技控股集團(tuán)有限責(zé)任公司，陜西 西安 710000；3.西安西微智能科技有限公司，陜西 西安 710000)

1 引 言

數(shù)字圖像處理從日常生活到工業(yè)生產(chǎn)的各個(gè)領(lǐng)域，都扮演著重要的角色[1]。由于圖像分辨率的提升和圖像處理算法的復(fù)雜化，傳統(tǒng)的串行處理器已難以滿足圖像處理的實(shí)時(shí)性需求。隨著芯片制作工藝的不斷提高，單一芯片能夠承載更多的功能，以預(yù)處理和特征提取為任務(wù)的圖像處理算法或機(jī)器視覺算法經(jīng)過優(yōu)化后，移植為具有一定功能的電路模塊(Intellectual Property core,IP核)，集成在片上系統(tǒng)(SoC)或應(yīng)用在現(xiàn)場(chǎng)可編程門陣列(FPGA)成為解決實(shí)時(shí)圖像處理任務(wù)的一個(gè)新的研究方向[2-3]。

隨著SoC和FPGA設(shè)計(jì)規(guī)模的不斷增大，IP核的獨(dú)立正確性成為了系統(tǒng)正常工作的基本保證。在芯片設(shè)計(jì)的整體流程中，驗(yàn)證占據(jù)了70%的工作量[4-5]，如何對(duì)IP核進(jìn)行實(shí)時(shí)、有效的驗(yàn)證成為硬件設(shè)計(jì)的關(guān)鍵。使用EDA仿真軟件對(duì)設(shè)計(jì)進(jìn)行動(dòng)態(tài)模擬是最為廣泛的功能驗(yàn)證方法，經(jīng)過設(shè)計(jì)人員的不斷完善，已發(fā)展出了成熟的驗(yàn)證方法學(xué)(UVM)[6-7]。雖然具有良好內(nèi)部信號(hào)可見性、實(shí)時(shí)調(diào)試性和可重用性，但使用EDA軟件進(jìn)行仿真時(shí)，大量的驗(yàn)證激勵(lì)會(huì)使得驗(yàn)證周期長(zhǎng)達(dá)數(shù)日。為了克服軟件仿真驗(yàn)證周期長(zhǎng)的問題，F(xiàn)PGA原型驗(yàn)證成為最有效的解決方法之一。文獻(xiàn)[8]使用FPGA對(duì)LSD直線檢測(cè)算法IP核進(jìn)行功能驗(yàn)證。文獻(xiàn)[9]使用FPGA針對(duì)Canny算子IP核構(gòu)建了功能原型。但由于FPGA原型驗(yàn)證需要圍繞待驗(yàn)證的設(shè)計(jì)，有針對(duì)性地構(gòu)建測(cè)試框架，給設(shè)計(jì)人員帶來了極大的不便。為了解決該問題，研究人員嘗試使用軟硬件結(jié)合的方式，在保證FPGA仿真效率優(yōu)勢(shì)的同時(shí)，增加驗(yàn)證框架的復(fù)用性。文獻(xiàn)[10]使用SoC器件的硬核處理器作為激勵(lì)的發(fā)生單元和驗(yàn)證覆蓋率分析單元，避免因修改激勵(lì)而使得FPGA全局重新配置，但在圖像處理算法IP核的驗(yàn)證任務(wù)中，測(cè)試激勵(lì)是類型各異的視頻流，無法通過硬核處理器產(chǎn)生。文獻(xiàn)[11]提出了一種基于軟硬件協(xié)同仿真的IP核驗(yàn)證平臺(tái)，平臺(tái)由PC端的Leon3 SoC模擬環(huán)境和FPGA端基于Microblade軟核搭建的SoPC仿真環(huán)境組成，兩者通過以太網(wǎng)進(jìn)行鏈接，但受限于軟核的處理速度，PC端和FPGA端的通信速率無法承擔(dān)測(cè)試視頻流的傳輸。文獻(xiàn)[12]開發(fā)的框架提供了一個(gè)驗(yàn)證覆蓋庫，通過驗(yàn)證覆蓋和待測(cè)IP的組合，實(shí)現(xiàn)FPGA的完整配置。該覆蓋庫減輕了為特定設(shè)計(jì)搭建驗(yàn)證框架的壓力，但為保證驗(yàn)證覆蓋的可重用性，覆蓋只針對(duì)通用接口構(gòu)建了基礎(chǔ)結(jié)構(gòu)，缺少對(duì)圖像數(shù)據(jù)的兼容性。文獻(xiàn)[13]構(gòu)建了FPGA與主機(jī)的信息交換系統(tǒng)，提出了使用FPGA聯(lián)合上位機(jī)軟件進(jìn)行數(shù)字電路測(cè)試和驗(yàn)證的思路，但文中只驗(yàn)證了系統(tǒng)收發(fā)信息的有效性，沒有針對(duì)復(fù)用性對(duì)軟硬件進(jìn)行協(xié)同設(shè)計(jì)。本文基于FPGA原型驗(yàn)證技術(shù)，使用集成ARM(Advamced RISC Machine)和FPGA的異構(gòu)平臺(tái)聯(lián)合上位機(jī)軟件，針對(duì)圖像處理算法IP核構(gòu)建驗(yàn)證框架。通過軟硬件的協(xié)同設(shè)計(jì)保證了驗(yàn)證框架對(duì)不同圖像處理算法IP核的驗(yàn)證兼容性和實(shí)時(shí)性，并通過部分重配置技術(shù)快速更替待驗(yàn)證算法IP核，提高了驗(yàn)證框架的穩(wěn)定行和敏捷性。

2 圖像處理算法IP核驗(yàn)證方法

圖像處理算法向數(shù)字電路移植的過程中，首先采用C或者python等高級(jí)語言構(gòu)建圖像處理算法模型，然后使用RTL代碼對(duì)構(gòu)建的模型進(jìn)行描述和移植，C/Python模型被用作IP開發(fā)的理想?yún)⒖寄Ｐ蚚14]。在使用FPGA對(duì)圖像處理算法IP核的功能進(jìn)行驗(yàn)證時(shí)，由于圖像處理算法的特殊性，存在著以下難點(diǎn)：

(1)激勵(lì)圖像的分辨率和位深度具有多樣性，對(duì)FPGA硬件架構(gòu)的兼容性提出了較高的要求。

(2)圖像處理算法的應(yīng)用場(chǎng)景及目標(biāo)具有很大的差異性，相應(yīng)的測(cè)試圖像呈現(xiàn)多樣性，無法通過SoC中的硬核處理器自發(fā)產(chǎn)生激勵(lì)圖像。

(3)圖像處理算法IP核的更改會(huì)導(dǎo)致整個(gè)框架的重配置，降低了圖像處理算法IP核的迭代速度。

針對(duì)以上存在的難點(diǎn)，本文提出了如圖1所示的驗(yàn)證方法。首先在FPGA硬件層中針對(duì)圖像處理算法IP核的輸入和輸出預(yù)先搭建了兼容多類型圖像數(shù)據(jù)的傳輸通路，再由上位機(jī)MATLAB軟件發(fā)送，處理器軟件層解析的配置數(shù)據(jù)經(jīng)由配置總線實(shí)現(xiàn)數(shù)據(jù)通路的動(dòng)態(tài)配置，進(jìn)而保證了驗(yàn)證框架的泛用性；上位機(jī)MATLAB軟件根據(jù)待驗(yàn)證算法IP核的需求產(chǎn)生測(cè)試視頻流，一方面發(fā)送給由高級(jí)語言構(gòu)建的圖像處理算法理想模型，另一方面由處理器軟件層解析后，經(jīng)由配置后的數(shù)據(jù)通路發(fā)送到待驗(yàn)證的算法IP核中，通過比較二者的測(cè)試響應(yīng)實(shí)現(xiàn)IP核的功能驗(yàn)證；待驗(yàn)證算法IP核作為部分重配置模塊，在形成完整構(gòu)型時(shí)避免了配置總線與數(shù)據(jù)通路的重配置，在保證框架穩(wěn)定性的同時(shí)，加快了待驗(yàn)證IP核的部署速度。

圖1 圖像處理算法IP核驗(yàn)證思想Fig.1 Verification idea of IP core for image processing algorithm

3 驗(yàn)證框架設(shè)計(jì)

驗(yàn)證框架由集成處理器系統(tǒng)(Processing System,PS)和可編程邏輯(Programmable Logic,PL)的SoC聯(lián)合上位機(jī)軟件構(gòu)成。PS包括ARM處理器、內(nèi)存控制器、千兆以太網(wǎng)控制器、USB控制器等。PL擁有標(biāo)準(zhǔn)FPGA的結(jié)構(gòu)，二者通過從低速到高速的一系列接口進(jìn)行通信。如圖2所示，上位機(jī)使用MATLAB軟件產(chǎn)生測(cè)試圖及相應(yīng)配置數(shù)據(jù)。PS端與上位機(jī)建立以太網(wǎng)通信，并進(jìn)行數(shù)據(jù)的解析和調(diào)度。PL端對(duì)接收的圖像數(shù)據(jù)進(jìn)行處理、計(jì)算和顯示。該框架能夠兼容以8，16，24 bit位深度圖像為對(duì)象的算法IP核的驗(yàn)證工作，并具有良好的擴(kuò)展性。

圖2 系統(tǒng)架構(gòu)Fig.2 System framework

3.1 PS端軟件開發(fā)

由自身特性決定，F(xiàn)PGA對(duì)并行數(shù)據(jù)具有很好的處理實(shí)時(shí)性，而不善于處理串行指令，雖然可以通過在FPGA內(nèi)部搭建軟核的方法實(shí)現(xiàn)軟件編程，但軟核會(huì)占據(jù)較多的邏輯資源并且處理性能有限。ARM硬核處理器則很好地彌補(bǔ)了FPGA在事務(wù)管理方面的不足。本設(shè)計(jì)采用PS完成與上位機(jī)的通信、數(shù)據(jù)的交互、任務(wù)的調(diào)度等，其整體架構(gòu)如圖3所示。

圖3 PS端軟件處理流程圖Fig.3 PS software processes flowcharts

由于視頻流的傳輸需要較大的帶寬，在上位機(jī)和驗(yàn)證框架之間建立TCP/IP協(xié)議棧，實(shí)現(xiàn)千兆以太網(wǎng)通信，保證驗(yàn)證框架對(duì)視頻流處理的實(shí)時(shí)性。為降低協(xié)議對(duì)RAM資源的占用并增強(qiáng)驗(yàn)證框架的泛用性，采用Light Wight IP協(xié)議中的Socket API進(jìn)行網(wǎng)絡(luò)開發(fā)，上位機(jī)使用MATLAB軟件與驗(yàn)證框架進(jìn)行連接。在圖像傳輸之前，需要對(duì)處理框架進(jìn)行配置以兼容各種類型和大小的圖像數(shù)據(jù)，如圖3所示。

配置數(shù)據(jù)包由上位機(jī)發(fā)送給PS端，PS端進(jìn)行解析后，通過GP口配置PL端寄存器，實(shí)現(xiàn)硬件架構(gòu)對(duì)于不同類型和分辨率圖像的兼容處理。在該框架中，PL端擁有256個(gè)可配置寄存器，對(duì)應(yīng)地址范圍0～255，其中地址0～5對(duì)應(yīng)的寄存器為基礎(chǔ)寄存器，該部分寄存器必須在發(fā)送測(cè)試圖像之前進(jìn)行配置；地址6～255是預(yù)留地址段，可進(jìn)行拓展配置?；A(chǔ)寄存器的配置數(shù)據(jù)如表1所示。

表1 寄存器配置數(shù)據(jù)Tab.1 Register configuration data

3.2 PL端邏輯設(shè)計(jì)

由于算法IP核驗(yàn)證任務(wù)的特殊性，在實(shí)際應(yīng)用中需要分時(shí)對(duì)待驗(yàn)證的IP核進(jìn)行替換，為加快圖像處理算法IP核部署速度，提高FPGA中硬件邏輯的穩(wěn)定性，使用部分重配置技術(shù)將PL的邏輯資源分為靜態(tài)區(qū)域和部分重配置區(qū)域。如圖4所示，待驗(yàn)證IP核作為部分重配置模塊，能夠在鎖定FPGA靜態(tài)邏輯的同時(shí)實(shí)現(xiàn)更替，既避免了待驗(yàn)證IP核的部署對(duì)靜態(tài)邏輯時(shí)序的影響，又加快了算法IP核在FPGA上的部署速度[15]。

圖4 部分重配置Fig.4 Partial reconfiguration

靜態(tài)邏輯的任務(wù)是為圖像處理算法IP核搭建具有高度泛用性的數(shù)據(jù)輸入和輸出通道，并將處理結(jié)果發(fā)送給顯示器。如圖5所示，靜態(tài)邏輯由預(yù)處理模塊、寄存器配置列表、寫模塊和HDMI驅(qū)動(dòng)模塊組成。當(dāng)PS端收到圖像數(shù)據(jù)包并完成解析后，通過通用輸入輸出接口(General-purpose input/output,GPIO)發(fā)送脈沖激活算法預(yù)處理模塊與顯示預(yù)處理模塊，然后，算法預(yù)處理模塊通過高性能接口(High Performance,HP)將內(nèi)存中輸入地址的圖像數(shù)據(jù)讀出進(jìn)行格式化，并輸出給算法IP核計(jì)算，計(jì)算后的結(jié)果發(fā)送到寫模塊中，利用加速器一致性接口(Accelerator Coherency Port,ACP)將處理結(jié)果寫入內(nèi)存的輸出地址中。輸出地址中的數(shù)據(jù)通過顯示預(yù)處理模塊和高清多媒體接口(HDMI)顯示驅(qū)動(dòng)模塊輸出給顯示器。

圖5 PL整體架構(gòu)Fig.5 Overall structure of PL

預(yù)處理模塊負(fù)責(zé)將內(nèi)存中的數(shù)據(jù)讀出，并賦予一定特征，使其能夠符合后續(xù)模塊對(duì)輸入數(shù)據(jù)的要求。分別布置在待驗(yàn)證算法IP核和HDMI顯示驅(qū)動(dòng)模塊之前。預(yù)處理模塊分為兩部分：數(shù)據(jù)讀取和格式化。如圖6所示，PS通過GPIO向該模塊發(fā)送啟動(dòng)脈沖后，內(nèi)存中的數(shù)據(jù)通過HP口讀出到預(yù)處理模塊中。為保證一次突發(fā)傳遞的像素?cái)?shù)量為整數(shù)，應(yīng)將兼容圖像位深度的公倍數(shù)設(shè)為突發(fā)數(shù)據(jù)位寬。讀出的數(shù)據(jù)通過異步FIFO進(jìn)行緩存和位寬轉(zhuǎn)換，由于不同位深度的圖像數(shù)據(jù)對(duì)位寬轉(zhuǎn)換的要求各有不同，基于邏輯資源換取兼容性的思想，使用多個(gè)FIFO對(duì)數(shù)據(jù)進(jìn)行緩存和位寬轉(zhuǎn)換，再通過用戶配置的圖像位深度寄存器對(duì)電路進(jìn)行選通。

圖6 預(yù)處理模塊Fig.6 Preprocessing module

在傳輸過程中，圖像數(shù)據(jù)僅保留亮度或顏色數(shù)據(jù)，行場(chǎng)同步信息丟失。由于算法模塊和顯示驅(qū)動(dòng)模塊對(duì)時(shí)序的要求不同，所以兩個(gè)預(yù)處理模塊在格式化上的需求有所不同。

(a)算法模塊對(duì)圖像數(shù)據(jù)的時(shí)序參數(shù)沒有嚴(yán)格要求，只需按照一定的規(guī)律對(duì)連續(xù)數(shù)據(jù)進(jìn)行分割。時(shí)序參數(shù)如圖7所示，以實(shí)際的圖像大小為基礎(chǔ)，將連續(xù)數(shù)據(jù)分割為圖像數(shù)據(jù)。

圖7 格式化的時(shí)序參數(shù)Fig.7 Timing parameters of formatting

(b)由于顯示驅(qū)動(dòng)模塊對(duì)圖像的時(shí)序參數(shù)要求嚴(yán)格，而不同分辨率具有不同的同步信號(hào)參數(shù)，為顯示分辨率各異的圖像，將顯示區(qū)域劃分為有效顯示區(qū)和無效顯示區(qū)。如圖8所示，有效區(qū)域位于顯示區(qū)域的中央，無效區(qū)域像素點(diǎn)的值置為0，為顯示區(qū)域中除有效區(qū)域的部分。在本實(shí)驗(yàn)中，采用1 280×1 080向下兼容的顯示方案。

圖8 顯示區(qū)域劃分Fig.8 Display area division

為保證對(duì)8，16，24 bit位深度圖像的兼容處理，規(guī)定部分重配置模塊接口一致，對(duì)算法IP核接口的設(shè)定如圖9所示。數(shù)據(jù)總線設(shè)定為24 bit，圖像高度和寬度設(shè)定為11 bit。在部分重配置中手工布局是不可或缺的[16]，布局約束(Pblock)的設(shè)置直接影響著部分重配置模塊能否成功地部署在重配置分區(qū)中。在驗(yàn)證框架中，由于不同算法IP核所需的邏輯資源有所區(qū)別，所以Pblock需要使用者根據(jù)需要進(jìn)行約束。

圖9 部分重配置模塊Fig.9 Partial reconfiguration

4 案例分析

基于Xilinx Zynq-7000系列SoC，在Vivado18.2開發(fā)套件下，對(duì)本文提出的驗(yàn)證框架進(jìn)行實(shí)驗(yàn)驗(yàn)證。為證明所述驗(yàn)證框架的有效性和兼容性，測(cè)試驗(yàn)證周期和待驗(yàn)證IP核的部署速度，本文以3種圖像處理算法IP核為例，采用多類型、多分辨率的視頻流作為測(cè)試激勵(lì)，由上位機(jī)通過以太網(wǎng)發(fā)送給測(cè)試框架。

4.1 案例算法簡(jiǎn)述

待驗(yàn)證的算法IP核及相應(yīng)的測(cè)試視頻如表2所示。

表2 測(cè)試圖像分辨率及類型Tab.2 Type and resolution of test image

RGB圖像的GAUSS濾波：高斯濾波是一種線性平滑濾波，作為低通濾波器使用時(shí)，可以將低頻能量濾去，起到圖像平滑作用[17]。本案例中對(duì)彩色圖像的RGB通道分別進(jìn)行高斯平滑操作。

灰度圖像的Sobel邊緣檢測(cè)：Sobel是最常用的邊緣檢測(cè)算子，通過計(jì)算圖像灰度函數(shù)的一階梯度近似值實(shí)現(xiàn)圖像邊緣的增強(qiáng)[18]。

基于直方圖均衡化的紅外圖像可視化：由于紅外信號(hào)的動(dòng)態(tài)范圍較寬，需要高比特的模數(shù)轉(zhuǎn)換器去采集。但是大部分模擬和數(shù)字視頻接口都要求輸入數(shù)據(jù)為8 bit，所以高動(dòng)態(tài)范圍的紅外圖像需要經(jīng)過壓縮才能夠正常顯示。直方圖均衡化(HE)將紅外圖像的直方圖均勻映射至256級(jí)，提升了顯示圖像的對(duì)比度。

4.2 驗(yàn)證框架驗(yàn)證效率

驗(yàn)證框架的實(shí)時(shí)驗(yàn)證效率由圖像處理算法IP核的帶寬、存儲(chǔ)器與FPGA之間的讀寫速率和上位機(jī)與驗(yàn)證框架的通信速率決定。驗(yàn)證框架中各模塊的傳輸帶寬(Bandwidth,BW)如式(1)所示，其中C為模塊的工作時(shí)鐘頻率，W為傳輸?shù)臄?shù)據(jù)位寬。相較于16 bit和24 bit圖像，8 bit圖像的算法IP核具有最低的帶寬，該框架中工作時(shí)鐘為100 MHz，則最低傳輸速率為800 Mbit/s。存儲(chǔ)器與FPGA之間使用HP口實(shí)現(xiàn)數(shù)據(jù)交互，讀寫的工作時(shí)鐘為250 MHz，數(shù)據(jù)位寬為48 bit，通信帶寬為12 Gbit/s。

KBW=C×W，

(1)

上位機(jī)中的MATLAB軟件與驗(yàn)證框架建立千兆以太網(wǎng)通信，其平均傳輸速度為502 Mbit/s。

以分辨率為720 P(寬1 280 bit,高720 bit)位寬為8 bit的測(cè)試圖像為例，分析數(shù)據(jù)環(huán)路的處理時(shí)效性。圖10為測(cè)試圖像處理過程的時(shí)間消耗，由式(1)得驗(yàn)證框架的處理延遲為14.85 ms，上位機(jī)與驗(yàn)證框架的通信延遲為20.89 ms，綜合上述分析，驗(yàn)證效率的瓶頸在于上位機(jī)與驗(yàn)證框架的以太網(wǎng)通信速率。

圖10 證框架處理時(shí)效Fig.10 Processing time of verification framework

根據(jù)以太網(wǎng)的通信速率計(jì)算出不同位深度和分辨率圖像下的驗(yàn)證效率如表3所示，能夠達(dá)到圖像處理算法IP核在實(shí)際應(yīng)用場(chǎng)景中的使用幀率。

表3 不同測(cè)試圖像的驗(yàn)證速率Tab.3 Image verification rate of different test images (FPS)

4.3 部分重配置應(yīng)用與分析

為避免重復(fù)劃分可重構(gòu)區(qū)域，Pblock中的資源應(yīng)滿足3種算法的邏輯需求[19]。根據(jù)待驗(yàn)證算法IP核綜合后的邏輯資源需求，在FPGA中對(duì)重配置區(qū)域進(jìn)行劃分，本案例中Pblock中的物理資源如表4所示。待驗(yàn)證IP核在Pblock中的邏輯占比見圖11(a)，Pblock的劃分以Gauss濾波中所需的Block Ram資源以及HE所需的Slice LUTs和Flip-flops資源為標(biāo)準(zhǔn)，并且為了方便靜態(tài)區(qū)域和重配置區(qū)域之間的布線，Pblock預(yù)留了一定的邏輯資源。

表4 Pblock中的邏輯資源Tab.4 Logical resource in Pblock

部分重配置模塊占用的邏輯資源在整體構(gòu)型中的百分比如圖11(b)所示，其中，靜態(tài)邏輯使用了整體構(gòu)型90%左右的LUTs、Register和絕大多數(shù)的Block RAM。

(a)IP核在Pblock中的資源占比(a)Resource ratio of IP core in Pblock

由于靜態(tài)邏輯占據(jù)了整體構(gòu)型邏輯量的90%左右，所以避免靜態(tài)區(qū)域的重配置一方面降低算法IP核在驗(yàn)證框架上的部署周期，另一方面保證了靜態(tài)邏輯的功能穩(wěn)定性。該實(shí)驗(yàn)中，綜合工程使用的CPU類型為4核I5-4210H，對(duì)不同算法IP核構(gòu)型采用全局綜合消耗的時(shí)間與部分綜合所消耗的時(shí)間如表5所示，綜合速度提升了25倍左右。

表5 不同構(gòu)型的綜合時(shí)間Tab.5 Synthesis time of different configurations min

4.4 測(cè)試結(jié)果與討論

在本實(shí)驗(yàn)中，將3種不同的算法IP核部署在驗(yàn)證平臺(tái)中，上位機(jī)針對(duì)待驗(yàn)證算法IP核發(fā)送位深度和分辨率各異的測(cè)試視頻，證明了本文所設(shè)計(jì)的框架具有兼容3種位深度圖像的數(shù)據(jù)通路，進(jìn)而對(duì)框架的可重用性進(jìn)行了驗(yàn)證。測(cè)試激勵(lì)通過上位機(jī)發(fā)送，更符合圖像處理算法IP核的實(shí)際使用要求。對(duì)實(shí)時(shí)驗(yàn)證效率和算法IP核的部署時(shí)長(zhǎng)進(jìn)行了分析，驗(yàn)證框架的驗(yàn)證效率達(dá)到圖像處理算法IP核的使用幀率，部分重配置技術(shù)在提高框架穩(wěn)定性的同時(shí)，縮短了算法IP核的部署時(shí)長(zhǎng)，著重降低了不同構(gòu)型綜合的時(shí)間周期。表6為本文提出的方法與相關(guān)工作的對(duì)比。本文所設(shè)計(jì)的框架針對(duì)性地為圖像處理算法IP核構(gòu)建了可動(dòng)態(tài)配置的數(shù)據(jù)通路，具有驗(yàn)證可重用性。文獻(xiàn)[12]針對(duì)通用數(shù)據(jù)接口(AXI，F(xiàn)IFO)設(shè)計(jì)的驗(yàn)證覆蓋庫無法兼容類型各異的圖像數(shù)據(jù)，文獻(xiàn)[10]需要設(shè)計(jì)人員針對(duì)待驗(yàn)證的硬件設(shè)計(jì)開發(fā)協(xié)議橋，文獻(xiàn)[11]與[13]只針對(duì)特定任務(wù)在FPGA中為待測(cè)設(shè)計(jì)構(gòu)建了測(cè)試架構(gòu)。上述方法面向圖像處理算法IP核不具有可重用性。文獻(xiàn)[10]和文獻(xiàn)[12]使用硬核處理器產(chǎn)生測(cè)試激勵(lì)的方法雖具有較高的傳輸帶寬，但針對(duì)不同算法IP核構(gòu)建測(cè)試視頻流會(huì)增加處理器系統(tǒng)的軟件開發(fā)難度，降低圖像處理算法IP核的驗(yàn)證效率。本文與文獻(xiàn)[11]、[13]采用上位機(jī)軟件發(fā)生測(cè)試激勵(lì)，具有較好的操作性和靈活性，其中文獻(xiàn)[11]受限于軟核的處理速度，通信速率較低。本文與文獻(xiàn)[12]采用部分重配置的方法提高了框架的穩(wěn)定性，避免了因時(shí)序問題引起的驗(yàn)證錯(cuò)誤，加速了待驗(yàn)證算法IP核的部署速度。

表6 本文提出的方法與其他文獻(xiàn)的結(jié)果對(duì)比Tab.6 Performance comparison of different methods

5 結(jié) 論

針對(duì)圖像處理算法IP核驗(yàn)證效率和復(fù)用性難以統(tǒng)一的問題，本研究基于FPGA原型驗(yàn)證技術(shù)，使用ARM+FPGA異構(gòu)平臺(tái)，聯(lián)合上位機(jī)軟件以實(shí)時(shí)性與可重用性為目標(biāo)構(gòu)建了圖像處理算法IP核驗(yàn)證框架。驗(yàn)證框架對(duì)于以8，16，24 bit位深度圖像為處理對(duì)象和結(jié)果的算法IP核具有可重用性；上位機(jī)通過千兆以太網(wǎng)發(fā)送測(cè)試視頻，更符合算法IP核的實(shí)際應(yīng)用場(chǎng)景；部分重配置使待驗(yàn)證IP核的部署速度相對(duì)全局重配置提高了25倍。本文提出的方法為圖像處理算法IP核的驗(yàn)證提供了一種統(tǒng)一架構(gòu)。